Вычислительная система для решения дифференциальных уравнений
О П И С А Н И Е 1,771674
ИЗОБРЕТЕН ИЯ
Союз Советских
Соцналистическик
Республик
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6I ) Дополнительное к авт. свил-ву (22) Заявлено 19.06.78 (21) 2631467/18-24 (5I )M. Кл. с присоединением заявки РЙ
G 06 F 15/32
Госудорстоонный комитет (28) Рриоритет по делам нзооротеннй н открытий
Опубликовано 15.10.80. Бюллетень № 38
Дата опубликования описания 15.10.80 (53) УДК 681.3 (088.8) (72) Автор изобретения
Б. Г. Фрадкин
Таганрогский радиотехнический институт им, В. Д. Калмыкова (71) Заявитель (54) ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА ДЛЯ РЕШЕНИЯ
ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ
Йэобретение относится к области вычислительной техники и может быть использовано при решении дифференциальных уравнений в частных производных.
Известна комбинированная вычислительная машина, в состав которой входят два арифме5 тйческих блока, соединенных общим оператив-. ным запоминающим устройством, причем один из блоков выполнен интегрирующим (1).
Недостатком такого устройства является отt0 носительно невысокое быстродействие, обусловленное тем, что оба вычислительных блока имеют последовательную структуру.
Из известных устройств наиболее близким по техническому решению является комбиниро 5 ванная вычислительная система (2), содержащая
UBM общего назначения, информационный выход которой через блок буферной памяти, первый преобразователь, блок коммутаторов соединен со входами первых решающих блоков, подключенных информационными входами и выходами между собой, управляющими входами и выходами - к устройству управления, информационными выходами через блок буферной памяти и второй преобразователь — ко входу ЦВМ, информационный выход которой соединен также со счетчиком адреса буферной йамяти, регистром адреса граничных решающих блоков, регистром признака инфбрмации и блоком местного управления, имеющего двухстороннюю связь с ЦВМ и устройством управления и подключенного выходом к управляющему входу регистра, признака информации, соединенного с дешифратором признака информации, подключенным ко входу блока коммутаторов, к управляющему входу регистра адреса граничных решающих блоков, соединенного с дешифратором адреса граничных решающих блоков, подключенным к адресным входам решающих блоков, к управляющему входу счетчика адреса буферной памяти, соединенйому с дешифратором адреса буферной памяти, подключенным ко входу блока буферной памяти, к управляющему входу блока коммутаторов и к управляющему входу блока буферной памяти.
Известное устройство предназначено для решения дифференциальнь1х уравнений в частных производных, представленных с помошью мето3 771674 да сеток в виде системы конечно-разностных ! . уравнений вида ,ц +„ +„aà÷,.„,÷ „=М„., (1) (4) <(> Наличие в вычислительной системе вторых решающих блоков, первого и второго сумматоров, блока деления позволяет увеличить быстродействие устройства (снизить время решения задачи) за счет настройки итерационного процесса, реализуемого решающими блоками, на оптимально быструю сходимость без передачи промежуточных данных, необходимых для расчета т, из решающих блоков в IIBM и осуществления расчета итерационного параметра т быстродействующим аппаратурным путем. На фиг. 1 показана структурная схема вычислительной системы для решений дифференциальных уравнений; на фиг. 2 и фиг. 3 предкоторая в матричной записи имеет вид А (2) 5 где А — матрица коэффициентов с компонентами а„ 17 у — вектор решений с компонентами у t f у — вектор свободных членов с компонентами р . Решающйе блоки известного устройства реализуют решение (2) итерационным методом =Ч - 4 (3) 1(Ч,1(К где и; — Ач + у невязка решения на к-ой 1З итерации,.; „- итерационный параметр. В ка. честве недостатка следует указать относительно невысокое быстродействие вычислительной системы, имеющее место как для стационарных итерационных методов (т„= const не зависит от к) за счет медленной сходимости итераций, так и для нестационарных, самонастраивающихся в процессе решения на оптимальную сходимость, итерационных методов„в частности метода минимальных невязок, при котором Б „. д11„. за счет затрат времени на передачу промежуточ- зц ных результатов из решающих блоков в ЦВМ для расчета относительно медленным программным путем параметра т,, обеспечивающего оптимально быструю сходимость итерации. Ука. занный недостаток связан с отсутствием в известном устройстве блоков и связей, позволяющих осуществить в процессе решения ускорение сходимости итераций соответствующим выбором (4) итерационного параметра т без существенного увеличения промежутка времени 4g мелинду двумя соседними итерациями работы вы числительной системы. Целью изобретения является повышенйе быстродействия. Поставленная цель достигается тем, что в вычислительную систему для решения дифференциальных уравнений, содержащую цифровую вычислительную машину, первую группу решающих . блоков, устройство управления, буферную память, преобразователь формата слова, устройство адресации, формирователь признака информации, причем информационный выход цифровой вычислительной машины соединен с первыми ийформационными входами буферной памяти, устройства адресации, формирователя признака информации и устройства управления, соединенного двухсторонней связью с цифровой вычислительной машиной; управлявшие входы преоб. разователя формата слова, буферной памяти, 4 устройства адресации, формирователя признака информации соединены с первым управляющим выходом устройства управления, второй управляющий выход которого соединен с первыми управляющими входами решающих блоков первой группы, вторым управляющим и первым информационными входами соединенных соответственно с первым выходом формирователя признака информации и преобразователя формата слова, вторые выход и вход которого соединены соответственно со входом цифровой вычислительной машины и выходом буферной памяти, адресный вход которой соединен с выходом устройства адресации, первый информационный выход -го решающего блока первой группы (i = 1 — n) соединен со вторыми информационными входами (i — 1)-го и (i+1)-го решающих блоков и с вторым информационным входом буферной памяти, введены вторая группа решающих блоков, два сумматора и блок деления, причем первые и вторые информационные выходы и первые информационные входы и первые и вторые управляющие входы решающих блоков второй группы соединены соответственно со входами первого и второго сумматоров, выходом преобразователя формата слов, формирователя признака информации и вторым управляющим выходом устройства управления, первый и второй входы и выход блока деления соединены соответственно с выходами первого и второго сумматоров и ставлены схемы решающих блоков первой и -вто рой групп. Система содержит цифровую вычислительную машину 1, соединенную информационным выходом со входами, устройства управления 2, формирователя признака информации 3, устройства адресации 4, с первым информационным 4О 5 77 входом буферной памяти 5, адресный Bxoll которой подклк)чсн к выходу устройства адресации 4, а управляющий вход, а также управляюгцие входы преобразователя формата слова 6, устройства адресации 4 и формирователя признака информации 3 подключены к выходу устройства управления ?, соединенного первыми управляющими входом и выходом с ЦВМ 1, вторыми управляюшими входом и выходом— с первыми управляюшими входом и выходом устройства управления 2, подключенного вторым управляюшим выходом к первым управляющим входам решающих блоков 7) — 7)з первой группы и решающих б.. ков 8, — 8п второй группы, соединенных вт )рыми управляюшк. ми входами с выходом формирователя признака информации 3 и подключенных первыми (блоки 7, — 7и и блоки 81 — 8)1) информационными вхоцами,ко второму выходу преобразователя 6, соединенного первым выходом с UBM 1, и информационным входом — с выходом буферной памяти 5. Решающие блоки 71 — 71 подключены между собой вторыми информационными входами и первыми информационными выходами, соединенными также со вторым информационным входом буферной памяти 5. Каждый i-ый решающий блок 8- соединен первыми информационными входами со вторым информационным выходом каждого i-го и подключенных к i-му решающих блоков 7., 7„- „, 7„- 4, и подключен первым и вторым информационным выходом ко входу первого 9 и второго iO сумматора, соединенного выходом со вторым управляющим входом устройства управления 2 и с первым входом блока деления 11, подключенного вторым входом к выходу первого сумматора 9, а выходом — к третьим информационным входам первых решаюших блоков 7> — 7и . о Структурная схема первого решающего блока 7 . (фиг. 2) содержит узел ввода 12, подключенный ко входам первого регистра 13, второго регистра 14, узла умножения 15, соединенного остальными входами с выходами первого 13 и второго 14 регистра, а выходомсо входом первого сумматора 16, подключенного выходом ко входу второго сумматора 17, соединенного другим входом и выходом с выходом и входом первого регистра 13. Входы 18 — 22 узла умножения являются в порядке перечисления первым, вторым, третьим информационными и первым и вторым управлявшим входами решающего блока 7, Выход 23 первого регистра 13 и выход 24 первого сумматора 16 являются соответственно первым и вторым информационным выходом решающего блока 7. Структурная схема решающего блока 8 (фиг. 3> содержи узел ввода 25, подключенl674 6 ный ко входам первого 6 и н«)рс)) I) ", уп)а умножения, другой вход которого сое;)инск с выходом сумматора 28, подклн)чснио)с) вхолол1 к выходу первого узла умножения 6. Входы 29 — 32 узда ввода 25 являются в порядке иере. числения первыми и вторыми информационными, первым к вторым управляюшкм входами решающего блока 8„. Выходы 33, 34 являются соответственно первым и вторым информационным выходами решающего блока 8„ Буферная память 5 состоит из и регистров и предназначена для приема (выдачи) информации из (в) ЦВМ 1 последовательно по словам параллельно по разрядам и передачи информации в решающие блоки 7) — 7)1,8) — 8И и из решающих блоков 7) — 7)) параллел ко по сло- вам последовательно по разрядам по сигналам устройства управления 2, причем выбор требуемого регистра осуществляется с помощьн) устройства 4. Преобразователь 6 служит для преобразования формата информационного слова ЦВМ 1 в формат информационного слова решаюших блоков 7, — 7)1, 8) —, 811 (и обратно) при передаче данных между ЦВМ 1 и решающими блоками. Устройство управления 2 синхронизирует и управляет работой всех блоков, осущсствля" юших связь между ЦВМ 1 к решающими бло30 ками 7, — 7ц1, 8, — 8)1 . Решающий блок 7„предназначен для вычисления компоненты у вектора решения у" на 1 каждой к-ой итеращги работы вычислительной системы, Решающий блок 8; предназначен для вычисления по величинам, пропорциональным невязК кам q1 величин, пропорциональных величинам q„. Aq. (Aq ), входящим в формулу (4) спределения оптимального итерационного парамст. ра т„. Блок деления 11 служит для выработки значения оптимального птер lUNGHíoãñ параметра т как частного от деления суммы, получаемой на и-входовом сумматоре 9, на сумму, получаемую на и-входовом сумматоре 10. В процессе выгнслешя решения у. синхрох 1 низацию и управление решающими блоками 7, — 7)1 и 81 — 8)1 осуществляет устройство управления 2, формирующее сигналы "пуск" и "останов". В решающем блоке 7 у.зел ввода 12 пред1 назначен для ввода исходных данных перед началом решения в регистры 13, 14 (нулевая о итерация у. и свободный член . ) и в узел 1 1 умножения 15 (козффициенты а ° разностно) о 1 уравнения (1) с помощью формирователя 3 признака информации, для подключения соседних решаюших блоков 7 „) — 7; „-, для вво1674 5 ! О 7 77 да в узел умножения 15 значения итерационного парамегра. : Первый регистр 13 служит для хранения и выдачи на каждой итерации решения у . Вто1 рой регистр 14 предназначен для хранения и выдачи свободного члсна р . Узел умножения 15 служит для вычисления произведений решений у . на коэффициенты а . 1 1 и на значение итерационного параметра т„. Первый сумматор 16 предназначен для вык числениЯ величины тКт1 „пУтем сУммиРованиЯ произведений, получаемых в узле умножения 15 /см. формулы (1), (3) /. Второй сумматор 17 служит для вычислеk+» ния решения у. путем суммирования величин У„и ткт1-, постУпающих с выходов пеРК к» вого регистра 13 и первого сумматора 16 /см. формулу (3)/. Во втором решающем блоке 8„узел ввода 25 предназначен для ввода с помощью формирователя 3 признака информации в первый узел умножения 26 коэффициентов а раэност 1 ного уравнения (1) до начала решения задачи и подключения выходов 24 решающих блоков 7»+„, 7„. <, 7„, ко входам первого и второго узлов умножения 26 и 27 в процессе решения Ф задачи. Первый узел умножения 26 служит для вычисления произведений величин т, т1., пропорк 1 циональных невяэке т11 на коэффициенты а„.. Сумматор 28 предназначен для вычисления величины т, Aq путем суммирования полученк ных в узле умножейия 26 произведений. Второй узел умножения 27 служит для получения произведений на выходах 33, 34 пропорциональных соответственно величинам тр - Ац„H H(Атр„) Работа вычислительной системы для решения дифференциальных уравнений происходит следующим образом. Из ЦВМ 1 последовательно по словам и параллельно по разрядам при помощи устройства 4 в и регистров блока буферной памяти 5 счи тывается информация, которая затем параллель но по словам и последовательно по разрядам, изменяя соответствующим образом свой формат на преобразователе 6, поступает на первые информационные входы 18 решающих блоков 71 — 7 » и на вторые информационные входы 30 решающих блоков 8, — 81», и в зависимости от признака информации, поступающего из формирователя 3 на вторые управляющие входы 22, 32 решающих блоков 7, — 71», 8i — 8и записывается. в регистры 13, 14 (уо, р з) и в 1 . узел умножения 15 (коэффициенты а1 ) решающих блоков 7> — 711 и в первый узел умно жения 26 (коэффициенты a„) решающих бло-ков 8, — 8 „. После занесения исходной инфор мании в решающие блоки 7> — 7и, 8i — 8И устройство управления 2 формирует си1нал "пуск", поступающий по первым управляющим входам 21, 31 в решающие блоки 71 - 7и, 8, -- 8и, с ломощлю которых осуществляется решение дифференциального уравнения, представленного в виде (1) итерационным методом (3), (4). При этом на каждой к-ой итерации работы устройства в первом решаюгцем блоке 7„на входы узла умножения 15 поступают с выходов первого 13 и второго 14 регистров решение у,, найденное на предыдущей итера1 ции, и свободный член д, с выхода узла ввода 12 значения у. „, у., поступающие с пер1+» вых информационных выходов 23 соседних решающих блоков 7„.+», 7„. », подключенных ко второму информационному входу 19 данного решающего блока 7„, и значение оптимального итерационного. параметра т„, поступающее с выхода блока деления 11 на третий информационный вход 20 данного решающего блока. В край- ние решающие блоки 71, 7и краевые условия уо,.уи поступают иэ буферной памяти 5 через преобразователь б на первый информационный вход 18 соответствующего узла ввода 12. С выхода узла умножения 15 полученные произведен к к ma r„a„.y„,r>a»,»y„+» тка»- у - ткР "оступа ют на,первый сумматор 16, где суммируются, образуя, согласно формулам (1), (3), величину ткт1., постУпающУю на вход втоРого сУмматоРа к 17, на другой вход которого приходит значение у.", с выхода первого регистра/13, Полученная к+» сумма представляет собой решение у„., найденное на к-ой итерации, и записывается в первый регистр 13. Значения т„т1",тк11»к,т,р". со второго 35 информационного выхода 24 решающих блоков 7„, 7„».», 7„„поступают на первые информационные входы 29 решающего блока 8„ и с выхода Узла ввода 25 эначениЯ т„»1.", т т1.", ткЦ "» пок»+» к»-1 ступают на вход первого узла умножения 26, где умножаются на коэффициенты а „, а „., „,а „. „, Полученные произведения суммируются на сумматоре 28, образуя согласно (1), (2) величину к r Второй узел умножения 27 формирует на первом 33 и втором 34 и информационных выходах второго решающего блока 8„произведения т, т1»Ат -.,(r Aq„- ), которые с выходов всех 2 к м К 2$0 вторых решающих блоков 8> — 8и поступают соответственно на входы первого 9 и второго 10 сумматоров вычислительной системы, с выхода которых получаемые суммы поступают на входы блока: деления, формирующего на выхо55 де в сбответствии с формулой (4) значение оптимального итерационного параметра r, найденного на k-ой итерации; которое поступает затем в решающие блокЪ 7, — 7и. Итерации работы вычислительной системы продолжаются до тех 9 7716 пор, пока в устройстве управления 2 не сформируется сигнал "останов" при выполнении критерия окончания итерационного процесса, заключающегося в малости величины Х(т Аг(), поступающей с выхода второго сумматора 10 на второй управляющий вход устройства управления 2. Введение в вычислительную систему вторых решающих блоков 8 — 8<, первого сумматора 9, второго сумматора 10 и блока деления 11 выгодно отличают вычислительную систему для решения дифференциальных уравнений от прототипа, так как позволяет повысить быстродействие эа счет реализации самонастраивающегося в процессе решения на оптимальную сходимость итерационного метода минимальных невязок, исключая присущие прототипу затраты времени на передачу из первых решающих блоков в UBM промежуточных результатов решения на каждой итерации, необходимых для расчета итерационного параметра, который осущест-; вляется в предлагаемой вычислительной системе быстродействующим аппаратурным путем, в прототипе же — только более медленным программным путем. Для m итераций, выполняемых вычислительной системой при решении дифференциального уравнения, временные затраты на передачу данных из решающих блоков в ЦВМ и итерационного параметра из ЦВМ в решающие блоки, исключенные предлагаемым изобретением, 30 для прототипа составят m(n+l)t где t — время передачи одного информационного слова, а m, n в реальных системах достаточно большие числа, что и определяет экономический эффект устройства. Формула изобретения Вычислительная система для решения дифференциальных уравнений, содержащая цифровую 40 вычислительную машину, первую группу решающих блоков, устройство управления, буферную память, преобразователь формата слова, устройство адресации, формирователь признака информации, причем информационный выход цифровой вычислительной машины соединен с первыми информационными входами буферной памя. ти, устройства адресации, формирователя признака информации и устройства управления, со50 елинениого днухсгоронней связью с цифровой вычислительной машиной, управляющие входы преобразователя формата слова. буферной памяти, устройства адресации, формироваэ еля признака информации соединены с первым управляющим выходом устройства управления, второй управляющий выход которого соединен с первыми управляющими входами решающих блоков первой группы, вторым управляющим и первым информационными входами соединенных соответственно с первым выходом форм (рователя признака информации и преобразователя формата слова, вторые выход и вход которого соединены соответственно со входом цифровой вычислительной машины и выходом буферной памяти, адресный вход которой соединен с выходом устройства адресации, первый информационный выход i-ro решающего блока первой группы (i = 1 — n) соединен со вторыми информационными входами (i — 1)-ro и (i+1)-ro решающих блоков и с вторым информационным входом буферной памяти, о т л и ч а ю щ ая с я тем, что, с целью повышения быстродействия, она содержит вторую группу решающих блоков, два сумматора и блок деления, причем первые и вторые информационные выходы и первые информационные входы и первые и вторые управляющие входы решаюших блоков второй группы соединены соответственно со вхОдами первого и второго сумматоров, выходом преобразования формата слов, формирователя признака информации и вторым управляющим выходом устройства управления, первый и второй входы и выход блока деления соединены соответственно с выходами первого и второго сумматоров и третьими информационными входами решающих блоков первой группы, второй информационный выход i-го решающего блока.первой группы соединен с вторымии информационными входами (i — 1)-ro, .i-го и (i+1)-го решающих блоков второй группы, выход второго сумматора соединен со вторым информационным входом устройста управления. Ф Источники информации, принятые во внимание при экспертизе 1. Авторское свидетельство СССР К 155668, кл. G 06 J-1/02, 1962. 2. Авторское свидетельство СССР N 524490, кл. G 06 J 3/00, 1973. 771674 Составитель И. Хазова Редактор Н. Каменская Техред Н. Барадулина Корректор О. Билак Заказ 6699/61 Тираж 751 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5 Филиал ППП "Патент", г. Ужгород, ул. Проектная,.4
