Устройство для формирования кода морзе

 

Союз Советских

Соцмалистических

Реслублмк

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (i >i 788419 (61) Дополнительное к авт. свид-ву— (22) Заявлено 05.12.78 (21) 2693051/18-09 с присоединением заявки №вЂ” (23) Приоритет—

Опубликовано 15.12.80. Бюллетень № 46

Дата опубликования описания 25.12.80 (51) М. Кл.а

Н 04 Е 15/04

Гееударстееииый комитет (53) УДК 621.394. .613 (088.8) ле делам изебретеиий и открытий (72) Автор изобретения

А. А. Зонов

ВД TF

Ордена Ленина и ордена Трудового Красного Знаменй,:. :.,".::, :;:, "„ ф;-,т „.-,, i:, Сарапульский радиозавод им. Серго Орджоникидзе; " ""- - " " ""1 "" " (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ КОДА МОРЗЕ

Изобретение относится к радиотехнике и может использоваться в устройствах передачи сигналов, в частности в формирователях кода Морзе.

Известно устройство для формирования кода Морзе, содержащее триггер, блок элементов И-ИЛИ, первый блок памяти, основной элемент ИЛИ, генератор тактовых импульсов, шифратор, стартстопный блок, при этом выход генератора тактовых импульсов подключен к первому входу стартстопного блока, соответствующие выходы шифратора соединены с первым и вторым входами первого блока памяти (1).

Однако известное устройство не обеспечивает формирования семизначного телеграфного кода.

Цель изобретения — обеспечение возможности формирования семизначного телеграфного кода.

Для достижения этой цели в известное устройство введены блок формирования сигналов кода, дополнительный элемент ИЛИ, блок формирования сигналов адреса, второй блок памяти, два элемента И, два инвертора, блок запрета сигналов, первый вход которого соединен с первым выходом триг2 гера, с вторым входом блока элементов ИИЛИ и с третьими входами блоков памяти, второй вход блока запрета соединен с четвертым входом блока элементов И-ИЛИ и с выходом стартстопного блока, третий вход блока запрета соединен с выходом первого элемента И, первый вход которого подключен к выходу второго блока памяти, к входу первого инвертора и к первому входу основного элемента ИЛИ, второй вход первого элемента И соединен с выходом второго инlo вертора и с первым входом второго элемента И, второй вход которого соединен с выходом первого инвертора, выход второго эле мента И подключен к третьему входу стартстопного блока, второй вход которого соединен с выходом основного элемента ИЛИ, вто рой вход которого соединен с входом второго инвертора и с выходом первого блока памяти, четвертый вход которого соединен с выходом блока формирования сигналов адреса и с четвертым входом второго блока памяти, пятый вход которого соединен с пятым входом первого блока памяти, с вторым выходом триггера и с третьим входом блока элементов И-ИЛИ, первый вход триггера подключен к первому выходу блока формирова788419

j ния сигналов кода и к второму входу блока формирования сигналов адреса, второй вход триггера подключен к второму выходу блока формирования сигналов кода и к третьему входу блока формирования сигналов адреса, первый вход которого соединен с выходом блока элементов И-ИЛИ, первый вход которого подключен к выходу дополнительного элемента ИЛИ, входы которого соединены с треьим, четвертым, пятым выходами блока формирования сигналов кода и с входами шифратора, соответствующие выходы которого подключены к первому и второму входам второго блока памяти, кроме того, шестой выход блока формирования сигналов кода соединен с соответствующими входами шифратора.

На чертеже приведена структурная элект— рическая схема предложенного устройства.

Устройство для формирования кода Морзе содержит триггер 1, блок 2 элементов ИИЛИ, блок 3 формирования сигналов адреса первый блок 4 памяти, основной элемент

ИЛИ 5, стартстопный блок 6, блок 7 запрета сигналов, дополнительный элемент ИЛИ 8 шифратор 9, второй блок 10 памяти, генератор 11 тактовых импульсов, блок 12 формирования сигналов кода, первый и второй инверторы 13, 14 соответственно, первый и второй элементы И 15, 16 соответственно.

Устройство работает следующим образом.

В режиме записи с первого выхода блока

12 подается высокий уровень напряжения на первый вход триггера 1 и на второй вход блока 3. При этом с первого выхода триггера 1 высокий уровень напряжения поступает на второй вход блока 2, разрешая прохождение высокого уровня напряжения с выхо- 3s да дополнительного элемента ИЛИ 8 на первый вход блока 3. Одновременно высокий уровень напряжения поступает на третьи вхо— ды блоков 4, 10 и на первый вход блока 3.

Одновременно высокий уровень напряжений поступает на третьи входы блоков 4, 10 и на первый вход блока 7, запрещая прохождение сигналов на выход устройства с второго входа блока 7. Блок 3 устанавливается в исходное состояние и подготавливает к записи первые ячейки памяти блоков 4

4 и 10. Подачей сигналов с третьего, четвертого, пятого и шестого выходов блока 12 производится запись необходимого текста.

В режиме считывания с второго выхода блока 12 высокий уровень напряжения поступает на третий вход блока 3 и на второй вход триггера 1, при этом триггер 1 устанавливается в нулевое положение и высокий уровень напряжения с второго выхода триггера 1 поступает на третий вход блока 2, разрешая прохождение высокого уровня нап$5 ряжения подаваемого на четвертый вход блока 2 с выхода стартстопного блока 6 на первый вход блока 3. Одновременно высокий уровень напряжения с второго выхода триг гера 1 поступает на пятые входы блоков 4, 10. Блок 3 устанавливается в исходное состояние и включает первые ячейки. памяти бло ков 4 и 10. Сигналы, записанные в первых ячейках памяти с выходов блоков 4, 10, поступают на соответствующие входы основного элемента ИЛИ 5 и на инверторы

13, 14, При считывании информации .с первой ячейки памяти блока 4 на его выходе получается низкий уровень напряжения, при считывании с первой ячейки памяти блока

10 на его выходе получается высокий уровень напряжения. При поступлении указанных сигналов на входы основного элемента

ИЛИ 5 на его выходе получается сигнал низкого уровня напряжения, поступающий на второй вход стартстопного блока 6. На первый вход стартстопного блока 6 с выхода генератора 11 поступают тактовые .импульсы с длительностью и скважностью, равной «1».

При подаче на первый вход стартстопного блока 6 низкого уровня напряжения последний генерирует один импульс низкого напряжения и один импульс высокго напряжения соответствующих длительностей, которые поступают на второй вход блока 7 и на четвертый вход блока 2. Сигнал низкого уровня напряжения, поступающий с выхода блока 4 на вход второго инвертора 14, на выходе последнего преобразуется в сигнал высого уровня напряжения и поступает совмест но с сигналом высокого уровня напряжения с выхода блока 10 на входы первого элемента И 15, на выходе которого получается сигнал высокого уровня напряжения, поступающий на третий вход блока 7 и запрещаю щий прохождение сигналов с выхода стартстопного блока 6 на выход устройства. На выходе устройства получается пауза суммарной длительности. При появлении на выходе блока 4 сигнала высокого уровня напряжения, а на выходе блока 10 — сигнала низкого уровня напряжения, на выходе основного элемента ИЛИ5 воспроизводится сигнал низкого уровня напряжения, и стартстопный блок 6 генерирует один импульс низкого уровня напряжения и один импульс высокого уровня напряжения соответствующих длительностей, которые поступают на второй вход блока 7. При этом на выходе первого элемента И 15 получается сигнал низкого уровня напряжения, который, поступая на третий вход блока 7, разрешает прохождение сигналов с выхода стартстопного блока

6 на выход устройства. На выходе устройсва воспроизводится пауза и сигнал точки или тире соответствующих длительностей.

После окончания сигнала высокого уровня напряжения на выходе стартстопного блока

6 происходит переключение блока 3 и считывание информации со следующих ячеек памяти блоков 4 и 10. При считывании сигнала конца записи на выходах блоков 4, 10 появляются сигналы низкого уровня нап788419

Формула изобретения

ВНИИПИ Заказ 8383/72 Тираж 729 Подписное

Филиал ППП кПатент», r. Ужгород, ул. Проектная, 4 ряжения, преобразуемые инверторами 13 и

14 в сигналы высокого уровня напряжения, поступающие на входы второго элемента

И 16,на выходе которого появляется сигнал высокого уровня напряжения, который устанавливает на выходе стартстопного блока 6

S низкий уровень напряжения.

Предложенное устройство позволяет уменьшить объем памяти при выбранной записи, упростить клавиатуру, записать и многократно повторять сообщения, а также обеспечивает возможность формирования не только кода Морзе, но и семизначного телеграфного кода.

1» устройство для формирования кода Морзе, содержащее триггер, блок элементов ИИЛИ, первый блок памяти, основной элемент ИЛИ, генератор тактовых импульсов, шифратор стартстопный блок, при этом выход генератора тактовых импульсов под- ж ключен к первому входу стартстопного блока, соответствующие выходы шифратора соединены с первым и вторым входами первого блока памяти, отличающееся тем, что, с целью обеспечения возможности формирования семизначного телеграфного кода, п введены блок формирования сигналов кода, дополнительный элемент ИЛИ, блок формирования сигналов адреса, второй блок памяти, два элемента И, два инвертора, блок запрета сигналов, первый вход которого сое — щ динен с первым выходом триггера, с вторым входом блока элементов И-ИЛИ, и с третьими входами блоков памяти, второй вход блока запрета соединен с четвертым входом блока элементов И-ИЛИ и с выходом стартстопного блока, третий вход блока запрета соединен с выходом первого элемента И, первый вход которого подключен к выходу второго блока памяти, к входу первого инвертора и к первому входу основного элемента ИЛИ, вто рой вход первого элемента И соединен с выходом второго инвертора и с первым входом второго элемента И, второй вход которого соединен с выходом первого инвертора, выход второго элемента И подключен к третьему входу стартстопного блока, второй вход которого соединен с выходом основного элемента ИЛИ, второй вход которого соединен с входом второго инвертора и с выхом первого бллока памяти, четвертый вход которого соединен с выходом блока формирования сигналов адреса и с четвертым входом второго блока памяти, пятый вход которого соединен с пятым входом первого блока памяти, с вторым выходом триггера и с третьим входом блока элементов И-ИЛИ, первый вход триггера подключен к первому выходу блока формирования сигналов кода и к второму входу блока формирования сигналов адреса, второй вход триггера подключен к второму выходу блока формирования сигналов кода и к третьему входу блока формирования сигналов адреса, первый вход которого соединен с выходом блока элементов И-ИЛИ, первый вход которого подключен к выходу дополнительного элемента

ИЛИ, входы которого соединены с третьим, четвертым, пятым выходами блока формирования сигналов кода и с входами шифратора, соответствующие выходы которого под ключены к первому и второму входам второго блока памяти, кроме того, шестой выход блока формирования сигналов кода соединен с соответствующими входами шифратора.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 571926, кл. Н 04 L 15/05, 1975 (прототип).