Синтезатор частот

 

Союз Советских Социалистических

Республин

ОПИСАНИЕ.

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ЕТЕЛЬСТВУ (ii) 799101 (61) Дополнительное к авт. свид-ву

Р1 М К 3

Н 03 В 21/02 (22) Заявлено 26.11.76 (21) 2424305/26-09 с присоединением заявки ¹ (23) Приоритет

Опубликовано 23.0181, Бюллетень № 3

Дата опубликования описания 30. 01. 81

Государственный комитет

СССР ио делам изобретений и открытий (5З) УДК 621.373.. 42 (088. 8) (22) Автор изобретения

И.П.Усачев (71) Заявитель

З.- ГТ ь ®4 В6@У1м (54) СИНТЕЗАТОР ЧАСТОТ

Изобретение относится к радиоэлектронике и может быть использовано в приемопередающих и радиоизмерительных устройствах.

Известны синтезаторы частот, в которых для разрешения противоречия, между расширением полосы захвата и повышением помехозащищенности исполь зуется система фазовой автоподстройки частоты (ФАПЧ) с устройством для автопоиска 1,1j .

Наиболее близким техническим решением к предлагаемому изобретению является синтезатор, частот, который содержит кольцо ФАПЧ, включающее опорный генератор, фазовый детектор, фильтр нижних частот, генератор, управляемый напряжением и делитель частоты с переменным коэффициентом деления. Параллельно кольцу ФАПЧ включен цифровой фазовый детектор (устройство для автопоиска), состоящий из блока выделения разностной чачтоты, реверсивного счетчика, цифроаналогового преобразователя й1, фильтра нижних частот(11

В этом синтезаторе на вход реверсивного счетчика поступают импульсы разностной частоты, которая, по ме-, ре приближения r< моменту равенства частот, монотонно убывая, стремится к нулю. Следствием этого является недостаточное быстродействие устройства для автопоиска. Кроме того, момент равенства частот, как правило, наступает на краю полосы захвата

ФАПЧ, что может привести к срыву синхронизации при наличии различного рода дестабилизирующих факторов.

Цель изобретения — повышение бы.стродействия надежного вхождения в режим синхронизации.

Поставленная цель достигается тем, что в синтезатор частот, со15 держащий опорный генератор (ОГ), делитель частоты с фиксированным ,:коэффициентом деления (ДФКД), фазовый детектор (ФД), первый фильтр нижних частот (ФНЧ), генератор, уп20 равляемый напряжением (ГУН), и делитель частоты с переменным коэффициентом деления (ДПКД), включенные в кольцо фазовой автоподстройки частоты, а также устройство для авто25 поиска, включенное параллельно кольцу ФАПЧ и состоящее из последовательно соединенных блока для выделения разностной частоты, реверсивного начетчика, цифроаналогового преобра3() зователя (ЦАП) и второго ФНЧ, введе799101 ны управляющий JK -TPFrrep КЪ триггеры, логический элемент "2-2Н2ИЛИ", логические элементы "И-НЕ", причем логический элемент "2-2И2ИЛИ" включен между фазовым детектором и делителем частоты с перемен5 ным коэффициентом деления, а первый

RB - триггер — между блоком для выделения разностной частоты и реверсивным счетчиком, тактовый вход которого соединен с третьим выходом делителя частоты с фиксированным коэффициентом деления через первый логический элемент "И-НЕ", соединенный с прямым выходом управляющего

Э л -триггера, инверсный выход которого подключен к 3 — и К вЂ” водам 15 и к че твертому входу логического элемента "2-И-2ИЛИ", третий вход которого соединен с выходом делителя частоты с перменным коэффициентом деления,при этом первый вход 20 логического элемента "2-2Н-2ИЛИ" подключен ко второму входу делителя частоты с фиксированным коэффициентом деления, а второй — к прямо лу выходу управляющего 3К -триггера, 2S тактовый вход которого через второй и третий логический элементы "И-HE" подключен к выходам блока для выде ления разностной частоты, к которым одновременно йодключены S -входы второго и третьего R -триггеров, а их прямые выходы через четвертый логический элемент "И-HE" подключены к S -входу четвертого 8 -триггера, к -вход которого соединен с выходом третьего логического эле35 мента "И-НЕ", а инверсный выход — со вторым входом второго логического элемента "И-НЕ" и одновременно с к -входом управляющего Jk. -триггера, прямой выход которого подключен к ф)

Р -входам второго и третьего триггеров.

При таком выполнении синтезатора частот первый же импульс с одного из выходов блока для выделения разностной частоты заставит сработать управляющий 3 К -триггер, который включит устройство для автопоиска и разомкнет кольцо ФАПЧ, но так, что на ФД вместо импульсов с ДПКД начнут поступать вспомогательные импульсы со второго выхода ДФКД, сдвинутые относительно основных на 180о. Это приведет к тому, что ФД выдаст на вход ГУН такое управляющее напряжение, которое в режиме синхронизации 55 соответствовало бы захвату ФАПЧ ровно в середине характеристики ФД, т. е. произойдет имитация работы кольца ФАПЧ в режиме синхронизации.

Кроме того, на тактовый вход ревер- що сивного счетчика теперь поступает уже не монотонно убывающая по частоте последовательность импульсов, а. последовательность импульсов с некоторого третьего выхода ДФКД такой постоянной частоты, которая обеспечила бы максимально возможную для дачной системы ФАПЧ скорость вхождения в режим синхронизации. Поскольку при этом устройство для автопоиска подает на второй вход ГУН управляющее напряжения, изменяющееся не плавно, а ступенчато, то наступит такой момент, когда соотношение между частотами импульсов на выходах ДПКД и ДФКД изменится на противоположное. При этом первый же импульс со второго выхода блока для выделения разностной частоты (импульс реверса) заставит сработать управляющий 3k -триггер, который включит ФАПЧ и отключит автопоиск, т. е. произойдет захвати, причем, в середине характеристики

ФД.

На чертеже представлена функциональная схема синтезатора частот.

Синтезатор частот содержит ОГ 1 и

ГУН 2, выходы которых соединены соответственно со входами ДФКД 3 и ДПКД

4. ДФКД 3 имеет три выхода. Первый подключен к одному входу ФД 5, второй — через логический элемент 6 ко второму входу ФД 5, а третий выход через логический элемент 7, коммутируемый сигналом с прямого выхода управляющего ЭК -триггера 8, соединен с тактовым входом реверсивного счетчика 9. Выход ФД 5 через первый ФНЧ 10 подключен к первому вхо= ду ГУН 2. Ко второму входу ФД 5 через логический элемент 6 подключен также и выход ДПКД 4. Коммутация сигналов с выхоца ДПКД 4 или со второго выхода ДФКД 3 на второй вход ФД

5 через логический элемент 6 осуществляется с соответствующих выходов управляющего ЭК -триггера 8. Выход

ДПКД 4 и первый выход ДФКД 3, кроме того, подключены ко входам блока 11 для выделения разностной частоты.

Выходы блока 11, для выделения разностной частоты, подключены к R — и

 — входам первого kS -триггера 12,. к 3 -входам второго и третьего нз триггеров 13 и 14 и ко входам логического элемента 15. Выходы первого

РЗ-триггера 12 соединены со входами суммирования и вычитания реверсивного счетчика 9. Прямые выходы второго и третьего В -триггеров 13 и 14 подключены ко входам логического элемента 16, выход которого соединен с 8 -входом четвертого 1З -триггера

17. Второй и третий As -триггеры 13 и 14, логический элемент 16 и четвертый триггер 17 образуют блок для выделения импульса реверса, который с инверсного выхода четвертого Зтриггера 17 поступает на R -вход управляющего 3k -триггера 8 и на вход логического элемента 18. Выход логического элемента 15 соединен с R входом четвертого RS -триггера 17 и со вторым входом логического эле

799101.мента 18, выход которого подключен к тактовому входу управляющего 3К— триггера 8. -входы второго и третьего QS -триггеров 13 и 14 соединены с прямым выходом управляющего

3L -триггера 8. Выход каждого разряда реверсивного счетчика 9 соединен с соответствующими входами ЦАП 19, который вырабатывает управляющее напря. жение и через второй ФНЧ 20 подает его на второй вход ГУН 2 °

Синтезатор частот работает следующим образом.

Предположим, что в начальный момент частота ГУН 2, поделенная ДПКД

4, отличается от частоты ОГ 1, поделенной ДФКД 3. В этом случае на одном из выходов блока 11 для выделения разностной частоты появится отрицательный импульс, который через логические элементы 15 и 18 поступит на тактовый вход управляющего

ЭК-триггера 8 и опрокинет его в положение "0" на инверсном выходе.

Этот "0", поступая на — и — входы управляющего К -триггера 8, запрещает его срабатывание от последующих импульсов разностной частоты на тактовом входе, т. е. осуществляет его самоблокировку. Одновременно

"0" с инверсного выхода 3К -триггера

8 запрещает прохождение импульсов с ДПКД 4 через логический элемент

6 на второй вход ФД 5, а "1" с прямого выхода ЭК -триггера 8 разрешает прохождение через логический элемент б на второй вход ФД 5 импульсов со второго выхода ДФКД 3. Частоты следования импульсов с первого и второго выходов ДФКД 3 равны, по фазе эти импульсы сдвинуты на 180 . Импульсы с первого выхода ДФКД 3 формируют пилообразное напряжение ФД о

5, а импульсы со второго выхода, поступая на второй вход ФД 5 вместо импульсов с ДПКД 4, образуют точно в середине фазовой характеристики выоборки напряжения, которые запоминаются схемой памяти в ФД 5 и через

ФНЧ 10 поступают на первый вход ГУН

2. Таким образом, хотя кольцо ФАПЧ и разомкнуто (между выходом ДПКД 4 и вторым входом ФД 5), на первый вход

ГУН 2 с выхода ФД 5 через ФНЧ 10 поступает управляющее напряжение, как бы соответствующее "захвату ФАПЧ" ровно в середине фазовой характеристики. Одновременно с этим "1" с прямого выхода 3K. -триггера 8 разрешает прохождение импульсов с третьего выхода ДФКД 3 через логический элемент 7 на тактовый вход реверсивного счетчика 9, т. е. включается устройство для автопоиска. Работа реверсивного счетчика на сложение или на вычитание определяется потенциалами с выхода 3 -триггера 12, который устанавливается в определенное положение импульсами с выходов блока 11 для выделения разностной частоты. Реверсивный счетчик 9 управляет ЦАП 19, вырабатывающим в зависимости от количества импульсов, поступивших на тактовый вход, ту или иную градацию (ступеньку) постоянного напряжения, которое поступает на второй вход ГУН 2. Под действием этого ступенчатого управляющего напряжения частота на выходе ГУН 2 также дискретно изменяется в сторону умень- шения частотной разницы на выходах

ДФКД 3 и ДПКД 4. Так как изменение частоты происходит дискретно, наступает такой момент, когда скачком будет пройдена точка равенства частот

15 и на реверсивный счетчик 9 поступает команда обратного счета. Это значит, что kS -триггер 12 под действием первого отрицательного импульса ре-. верса с другого выхода блока 11 для

Щ выделения разностной частоты опрокинется в противоположкое состояние.

В самый начальный момент под действием первого отрицательного импульса с одного из выходов блока 11 для выделения разностной частоты сработал один из S -триггеров 13 или 14.

С приходом отрицательного импульса (" импульса реверса") с другого выхода блока 11 для выделения разностной частоты сработает второй RS -триггер

14 или 13. В результате на оба входа логического элемента 16 поступят по "1" и логический элемент 16 выдаст

"0" на S -вход RS -триггера 17. Одновременно на -вход Ю -триггера 17 с выхода логического элемента

15 поступит положительный импульс.

Поэтому на инверсном выходе РВ -триггера 17 появится "0", который запретит прохождение импульса с выхода

® элемента 15 через элемент 18 на тактовый вход 3К -триггера 8 и одновременно, этот "0", поступая íà R -вход

3 -триггера 8, опрокинет его в состояние "0" на прямом выходе. Логический "0" с прямого выхода 3k -триггера 8 запретит прохождение тактовых импульсов с третьего выхода ДФКД 3 через логический элемент 7 на тактовый вход реверсивного счетчика 9 (т. е. отключится автопоиск), уста ® новит RS -триггеры 13 и 14 в исходное состояние т. е. состояние "0" на прямых выходах) и запретит прохождение импульсов со второго выхода

ДФКД 3 через логический элемент б

55 на второй вход ФД 5. Одновременно

"1" с инверсного выхода 3k -триггера

8 разрешит прохождение импульсов с выхода ДПКД 4 через логический элемент б на второй вход ФД 5, т. е. замкнется кольцо ФАПЧ и осуществится захват в середине характеристики фазового детектора, так как теперь фазовый сдвиг между импульсами с выхода ДПКД 4 и со второго выхода ДФКД

3 очень мал и не превышает одной

799101 ступеньки по управляющему напряжен-: ::, на ГУН 2.

Использование данного синтезатор-" частот позволяет получить максималь ное быстродействие, т. е. минимальное время перехода с одной частоты на другую. Это один из параметров всех синтезаторов частот и особенно тех, который используются в устройствах, где для улучшения помехозащищенности несущая частота все время меняется по какому-либо закону, например в устройствах, где используется способ "адаптации по частоте"

Кроме того, захват в середине характеристики ФД дает возможность наиболее эффективно использовать полосу захвата и удержания системы ФАПЧ, обеспечивая тем самым высокие технологические и. эксплуатационные показатели качества иэделий, в которых применяется данный синтезатор. Захват в середине характеристики ФД устраняет возможность срыва синхронизации при помехах.

Формула изобретения

Синтезатор частот, содержащий опорный генератор, делитель частоты с фиксированным коэффициентом деления, фазовый детектор, первый фильтр нижних частот, управляемый генератор и делитель частоты с переменным коэффициентом деления, включенные в кольцо фазовой автоподстройки частоты, а также устройство для автопоиска, включенное параллельно фазовому детектору и состоящее из последовательно соединенных блока для выделения разностной частоты, реверсивного счетчика, цифроаналогового преобра- зователя и второго фильтра нижних частот, отличающийся тем, что, с целью повышения быстродействия надежного вхождения в режим синхронизации, в него введены управляющий 3 -триггер, RS -триггеры, логический элемент "2-2И-2ИЛИ", логи -"цементы "И-НЕ", причем логи = rt:. ент 2- 2И-2ИЛИ" включен у Разовым детектором и делителем ." оты с перменным коэффициентом де; -. :::.я, а первый RB -триггер - м;.щу блоком для выделения разносхной часЭ тоты и реверсивным счетчиком,, тактовый вход которого соединен с .третьим выходом делителя частоты с фиксированным коэффициентом деления через первый логический элемент "И-НЕ", соединенный с прямым выходом управляющего З -триггера, инверсный выход которого подключен к Э вЂ” и -входам и к четвертому входу логического элемен..а. "2-2И-2ИЛИ", третий вход

3$ которого =-oep ese с выходом делителя частоты с переменным коэффициентом деления, при этом первый вход логического элемента "2-2И-2ИЛИ" подключен ко второму входу делителя часто-

Щ :ты с фиксированным коэффициентом деления, а второй — к прямому выхо.ду управляющего 3К -триггера, тактовый вход которого через второй и тре,тий логический элементы "И-НЕ" подключен к выходам блока для выделения разностной частоты, к которым одновременно подключены 8 -входы второго и третьего А8 -триггеров, а их прямые выходы через четвертый логический элемент "И-HE" подключены к

S --входу четвертого КЯ -триггера, Р -вход которого соединен с выходом третьего логического элемента "И-НЕ", а инверсный выход - co вторым входом

35 второго логического элемента "И-HE"" и одновременно с Р -входом управляющего 3К -триггера, прямой выход которого подключен к R -входам второго и третьего RS -триггеров.

Источники информации, 40 принятые во внимание при экспертизе

1. Галин A.Ñ. Диапазонно-кварцевая стабилизация СВЧ. М., "Связь", 1976, с. 33.

2. Рыжков A.Â. Комбинированная

:истема ФАПЧ с реверсивным поиском."Электросвязь", 1975, Р 10, с. 6870 (прототип).

799101

Составитель Ю.Гурин

Редактор Л.Белоусова Техред Н.Ковалева Корректор Г.Решетник

Заказ

Тираж 999 одписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная,