Устройство для моделирования быстропротекающего случайного процесса

 

ОП ИСАНИНА

ИЗОБРЕТЕНИЯ

К А9ТОУСКОММ СВМДИВЛЬФЛВУ

Союз Сов втскии

Социаяистнчвсиие рвспубями

<». 864305

{61) Дополнительное к ает. свая-ву{22)Заявлено 05.12,79 {21) 2880666/! 8-24 (5l,)Ì. К .

С О6 Е З/4В с присоединением заявки,%—

9куМерствавй кеиатат

CCCP ае аеаен юебретееей и еткумтей

{23) Приоритет—

Опубликовано l5.09.81. Бюллетень М 34

Дата опубликования описания 17.09.8l (53) УДК 681 333 (088. 8) {72) Ааторы изобрстения

В.Е. Ямный, З.И. Подольный и В.Н. Чуясов

{7l) заявитель Белорусский ордена Трудового Коасного Знамени государственный университет им. В.И, .Ленина (54) УСТРОЙСТВО ДЛЯ ИОДЕЛИРОВАНИЯ БЫСТРОПРОТЕКАЮЩЕГО

СЛУЧАЙНОГО ПРОЦЕССА

Изобретение относится к аналоговой вычислительной технике и может быть использовано для точного воспроизведения быстропротекающих случайных процессов.

Известно устройство для кусочно" линейной аппроксимации функций, содержащее регистры, преобразователи

"код-напряжение", интегратор, аналоговое вычитающее устройство (l)i

Однако это устройство имеет недостаточную точность воспроизведения быстропротекающих случайных процессов так как необходимо время сброса интегратора или переключения одного интегратора на другой.

Наиболее близким по технической сущности к изобретению является устройство, содержащее оперативное sanoминающее устройство, устройство .вво" да данных, два. регистра, цифровой вычитатель, преобразователь, "коднапряжение", интегратор, блок синхронизации (2 ).

2 днако это устройство имеет недостаточную точность воспроизведения. сигналов большей длительности, так как ошибка интегратора по напряжению смещения и току смещения операционного усилителя приводит к уходу нулевой линии моделируемого сигнала, Цель изобретения - повышение точ-ности моделирования случайного сигнала.

Поставленная цель достигается тем, что в устройство для моделирования быстропротекающего случайного процесса, содержащее оперативный запоя

l5. минающий блок, группа входов которого являет"я группой входов устройства, информационные выходы оперативного запоминающего блока соединены с ин20 формационными входами первого регистра, выход которого подключен к первому входу вычитателя, выход которого соединен со входом первого преоб.разователя кода в напряжение, выход

864305!

20 которого подключен к первому суммирующему входу интегратора, выход которого является выходом устройства, к управляющему входу оперативного запоминающего блока подключен первый выход блока синхронизации, второй выход которого соединен с управляющими входами первого и второго регистров, информационные выходы первого регистра подключены к информационным входам второго регистра, выход которого соединен со вторым входом вычитателя, введены второй преобразователь кода в напряжение, источник двуполярного опорного напряжения, компаратор и триггер, причем выход второго регистра подключен ко входу второго преобразователя кода в напряжение, выход которого подключен к первому, входу компаратора, выход которого соединен с первым входом триггера, прямой выход которого подключен к первому входу двуполярного источника опорного напряжения, выход которого соединен со вторым суммирующим входом интегратора, выход которого подключен ко второму входу компаратора, третий выход блока синхронизации соединен со вторым входом триггера, инверсный выхоц которо;о подключен ко второму входу двуполярного источника напряжения.

На чертеже изображена схема предлагаемого устройства, Устройство содержит оперативный запоминающий, блок 1, регистры 2,3, вычитатель 4, первый преобразователь кода в напряжение 5, интегратор 6, клемму 7 вьгходу устройства блока 8 синхронизации, второй преобразователь

9 кода в напряжение, компаратор 10, триггер l,l источник 12 двуполярного опорного напряжения. Блок 8 синхронизации содержит генератор тактовой частоты 13 и последовательно соединенные три одновибратора 14-16. Выход генератора тактовой частоты 13 подключен ко входу одновибратора 14, первый выход которого является первым выходом блока 8. Второй выход одновибрйтора 14 подключен ко входу одновибратора 15, первый выход которого является вторым выходом блока 8.

Второй выход одновибратора 15 подключен ко входу одновибратора 16, выход которого является третьим выходом блока 8.

Устройство работает следующим об разом.

Входные данные об ординатах моделируемого сигнала поступают в оперативный запоминающий блок 1 и хранятся там, До начала формирования сигнала регистры 2,3 находятся в н,левом состоянии. В связи с тем, что интегратор 6 имеет ошибку интегрирования, вызванную напряжением смещения или током смещения, напряжение на выходе интегратора 6 не равно нулю, поэтому компаратор 10 в соответствии с разницей напряжений на выходе второго преобразователя 9 кода в напряжение и ин тегратора 6 устанавливает триггер 1) по команде от блока синхронизации

8 в соответствующее положение так, что его выход устанавливает соответствующую полярность управляемого ис, точника 12 двуполярного опорного напряжения таким образом, чтобы уменьшить величину ошибки интегратора 6.

По началу формирования сигнала код первой ординаты поступает в первый регистр 2, В =то время во второй регистр 3 переписывается нуль. Так как на выходе второго регистра 3 записан нуль, то на выходе второго преобразователя 9 кода в напряжение также нулевое напряжение, Поэтому заряд емкости интегратора 6 на первом шаге моделирования осуществляется с целью этой компенсации, Далее в соответствии с разностью кодов двух регистров 2,3 вычитатель

4 устанавливает на выходе первого преобразователя 5 кода в напряжение, которое приводит к линейному заряду емкости интегратора 6. Через время, определяемое интервалами между ординатами из оперативного запоминающего блока 1, поступает значение кода второй ординаты в (буферный) регистр 2, а значение кода первой ординаты пеI репишем по команде от блока 8 синхронизации во второй регистр 3. На втором шаге моделирования в соответствии с разностью кодов второй и первой ординат, записанных соответственно в регистры 2,3 вычитатель 4 устанавливает на выходе преобразователя кода в напряжение 5 напряжение, которое приводит к дальнейшему заряду емкости интегратора 6. Так же началу второго шага моделирования

C происходит сравнение выходного напряжения первой ординаты, снимаемо86430

»О

20

30

5 го с выхода преобразователя 9 кода в напряжение, с выходным напряжением интегратора 6 на компараторе 10, который через триггер 11 устанавливает по команде от блока 8 синхронизации соответствукщую полярность управляемого источника 12 двуполярного опорного напряжения, при этом на втором этапе измерения корректируется ошибка интегратора, полученная на первом этапе.

В предлагаемом устройстве устраняется ошибка интегрирования, оно поддерживает нуль на выходе при остановке оперативного запоминающего блока и записи нуля в регистры 2,3, что позволяет установить нуль на выходе устройства автоматически.

Формула изобретения

Устройство для моделирования бы-: стропротекающего случайного процесса, содержащее оперативный запоминающий блок, группа входов которого является группой входов устройства, информационные выходы оперативного запоминающего блока соединены с информационными входами первого регистра, выход которого подключен к первому входу вычитателя, выход

КоТ0о0ро соепин н со входом первого преобразователя кода в напряжение, выход которого подключен к первому суммирующему входу интегратора, выход которого является выходом уст- . ройства, к управляющему входу оперативного запоминающего блока под5 6 ключен первый выход блока син роя»зации, второй выход которого соединен с управляющими входами первого и второго регистров, информацнон" ные выходы первого регистра подключены к информационным входам второго регистра, выход которого соеди. нен со вторым входом вычитателя, о т л и ч а ю щ е е с я тем, что, с целью повышения точности моделирования, в него введены второй преобразователь,кода в напряжение, и источник двуполярного опорного напря" жения, компаратор и триггер, причем выход второго;регистра подключен ко входу второго преобразователя кода в напряжение, выход которого подключен к первому входу компаратора, выход которого соединен с первым входом триггера, прямой выход которого подключен к первому входу двуполярного источника опорного нап ряжения, выход которого соединен со вторым суммирующим входом интегратора, выход которого подключен ко второму входу компаратора, третий выход блока синхронизации соединен со вторым входом триггера, инверсный обратный выход которого подключен ко второму входу двуполярного источника напряжения.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

11 570070, кл. G 06 G 7/48, 1975.

2..Патент Великобритании 11404587, кл, G 4 G, опублик. 1975, (прототип}.

864305

Составитель В. Рыбин

Редактор М. Хома Техред Т.Иаточка . Корректор Г, Решетник

Заказ 7795/73 Тираж 748 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, — Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент г, Ужгород, ул. Проектная, 4

Устройство для моделирования быстропротекающего случайного процесса Устройство для моделирования быстропротекающего случайного процесса Устройство для моделирования быстропротекающего случайного процесса Устройство для моделирования быстропротекающего случайного процесса 

 

Похожие патенты:

Изобретение относится к автоматике и может быть использовано для ранговой идентификации входных сигналов

Изобретение относится к аналоговой вычислительной технике и может быть использовано для моделирования опытных и промышленных установок при производстве лимонной кислоты

Изобретение относится к области электротехники и может быть использовано для аналогового физико-математического моделирования линейных, нелинейных и нелинейно-параметрических электрических машин

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения аналоговых вычислительных систем

Изобретение относится к вычислительной технике и может быть использовано в аналоговых вычислительных машинах

Изобретение относится к вычислительной технике и может быть использовано в аналоговых вычислительных машинах

Изобретение относится к области автоматики и аналоговой вычислительной техники и может быть использовано, например, для построения функциональных узлов аналоговых вычислительных машин, средств регулирования и управления

Изобретение относится к области вычислительной техники и может быть использовано в аналоговых вычислительных устройствах

Изобретение относится к области вычислительной техники и может найти применение при проектировании сложных систем

Изобретение относится к области вычислительной техники и может найти применение в сложных системах при выборе оптимальных решений из ряда возможных вариантов
Наверх