Устройство управления векторным процессом

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Соватаник

Социапнстичасиих

Распублнк

<11866559

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнитвльное к овт. саид-ву

<51}м. к . (22) Заявлено 04.1279 - (21) 2846967/18-24 с присоединением заявки ¹

G 06 F 9/28

Государственный комитет

СССР ио делам изобретений и открытий (23) Приоритет—

Опубликовано 230981. Бюллетень, No 35 (13} УДК 681. 325 (088. 8) Дата опубликования описания 2 309.81

3.С.Кузин /

Ленинградское ордена Октябрьской Революции высшее инженерное морское училище им. адмирала. С,О.Макарова

j (72) Автор изобретения (71) Заявитель (54) УСТРОЙСТВО УПРАВЛЕНИЯ ВЕКТОРНЫМ ПРОЦЕССОРОМ

Изобретение относится к цифровой вычислительной технике и может быть использовано в составе цифровой вычислительной машины.

Известно устройство управления векторным процессором последовательного действия. В состав устройства входят регистры сдвига и сумматоры последовательного действия (1).

Недостатком такого устройства является низкая производительность обработки информации.

Наиболее близким по технической сущности и достигаемому результату к изобретению является устройство управления вычислительной машины.

Устройство содержит блок синхронизирующих импульсов и блок операций, которые соединены между собой взаимнообратной связью. Выход блока синх- 2О ронизирующих импульсов соединен с первыми входами счетчика циклов, коммутатора регистров, блока знака операции, триггера двойных итераций и счетчика итераций а вторые входы всех упомянутых блоков соединены с выходом блока операций. Выход счетчика итераций подключен к первым входам коммутатора сдвигов и блока формирования адреса, а перЪый выход счетчика циклов соединен с третьими входами триггера двойных итераций и -счетчика итераций, который четвертым входом соединен с выходом триггера двойных итераций. Второй выход счетчика циклов подключен к третьему входу коммутатора регистров, первый выход которого подключен к первому. выходу устройства, а второй выход — . к третьему входу блока знака операции,- выход которого является вторым выходом устройства, а четвертый вход блока знака операции соединен с магистралью управляющих сигналов арифметического устройства процессора.

Третий и четвертый выходы устройства соединены соответственно с выхода ми коммутатора сдвигов и блока формирования адреса (2).

Недостаток известного устройства состоит в том, что в нем не предусмотрено автономное масштабирование исходных ксординат вектора, что приводит к уменьшению производительности векторного процессора и требует специального устройства умножения.

Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, что устройство управления векторным

866559 процессором, содержащее узел синхронизации, счетчик циклов,, первый триггер, счетчик итераций, узел фор мирования знака, регистр сдвига, блок памяти адресов, коммутатор,причем тактовые входы счетчика циклов, первого триггера., счетчика итераций, коммутатора н узла формирования зна- ка соединены с первым выходом узла синхронизации, второй выход узла синхронизации является тактовым выхо1 дом устройства, информационные входы регистра сдвига и блока памяти адре-, сов соединены с выходом счетчика итераций, информационные входы счетчика циклов и счетчика итераций, первого триггера, коююутатора, узла 15 формирования знака, регистра сдвига и блока памяти адресов соединены с соответствующими входами группы информационных входов устройства, единичный вход первого триггера и управ- 2О ляющий вход счетчика.итерраций соединены с первым выходом счетчика циклов, суьщирующий вход счетчика итераций соединен с выходом первого триггера, первый выход коммутатора явля-, ется переключающим выходом устройст .ва, второй выход "йоммутатора соединен с третьим входом узла формирования знака, выход узла формирования знака является знаковым выходом устройства, выход регистра сдвига явля-, ется разрешающим выходом устройства, выход блока памяти адресов является адресным выходом устройства, четвертый вход узла формирования знака является разрешающими входом устройства, третий вход коммутатора соединен со вторым выходом счетчика циклов, введены второй триггер и блок элементов И, причем тактовый вход второго триггера соединен с выходом узла 4{) синхронизации, первый вход блока элеыентов я соединен с выходом счетчика итераций, информационный вход второго триггера соединен с информаЦИОнным ВхОдОм устрОйства единичный 4 вход второго триггера соединен с третьим выходом коммутатора, )1улевой вход второго триггера соединен с вы" ходом блока элементов И, разрешающий вход счетчика итераций, нулевой вход первого триггера и второй. вход .блока элементов И соединены с первым выходом вто oro триггера, второй выход второго триггера соединен с пятым входом узла формирования знака и с управляющим входом счетчика циклов. 5

На чертеже приведена структурная схема устройства. 1

Устройство содержит узел 1 синхронизации, группу информационных входов 2 устройства, счетчик 3 циклов, що коммутатор 4, блок 5 формирования знака, триггер б, счетчик 7 итера-ций, регистр 8 сдвига, блок .9 памяти, адресов, триггер 10, блок -ll элементов И, переключающий выход 12 уст- у баронства, знаковый выход 13 устройст" ва, разрешающий выход 14 устройства,, адресный выход 15 устройства, такто» вый выход 16 устройства.

Работу устройства рассмотрим на примере вычисления Функции ан с 1и Ч!Х аппаратурным способом по методу циф« ра за цифрой, в основу которого положено вращение вектора иа заранее расчитанную последовательность углов.

Вычислительная процедура этого метода описывается следующей сводкой формул: х = х <— - Еу„- 2 . (1) у1 = у1. 4 + Е1Х1. 1 2!" . (2)

Ы1 = 0(.-1 + Е191 (3) где индекс 1 характеризует номер выполняемойй .итерации .

Максимальное значение i равно количеству разрядов и в обрабатываемом числе. Подсчет количества итераций. ведется счетчиком 7. Для ложных функций типа arcsin каждая итерация должна выполняться дважды, для чего пре-. дусмотрен триггер б, коммутирукицяй входные сигналы для счетчика итераций.

Q1 — угловые константы, хранящиеся в запоминающем устройстве, адрес которых формируется блоком 9 с учетом содержимого счетчика 7 н выполняемой операции, сигнал о которой поступает с входа 2.

В рассматриваемом алгоритме операция уэуноження оперантов,х„ „ и у„. на 2 (-11эаменена операцией сдвига этих операндов вправо на (i — 1) разряд, для чего предусмотрен регистр

8. Знак операции в формулах 1 — 3 зависит от значения оператора поворота вектора Е, равного +1. Для функции arcsla Ej = -1, если у, c )yJ ч х „.. <О иначе E „= +l.

Окончательйый знак операции в формулах 1 — 3 формируется узлом 5, который по входу 16 получает информацию о знаке числа х „ 1 и сравнимос ти числе у « и fy/ из арифметического устройства процессора.

Рассматриваемое устройство управ" ления предусмотрено для последовательно-параллельной обработки-информации, т.е. Формулы 1 - 3 будут выполняться последовательно одним арифметическим устройством параллельного действия. Для организации такой работы в устройстве предусмотрен счетчик 3 и коммутатор 4. Счетчик

3 работает с коэффициентом пересчета 3, а коммутатор Формирует управляющие сигналы для соответствующих регистров арифметического устройства и блока знака операций.

Отличительная особенность рассматриваемого алгоритма заключается в том, что при каждом повороте вектора на угол Q происходит удлинение его координат ив4в 7 - З рава, а обдне

866559 удлинение sa n двойных итераций равно коэффициенту К, определяемому выражением К= Ь (1+ а э " )1 Ф

Для того, чтобы учесть отмеченное удлинение, начальные координаты вектора в известных устройствах перед 5 вычислением функции масштабнруют, т.е. задают в масштабе К, а именно: .l х. ч

"о Yo=-„ ф,-О

Масштабирование требует выполнения двух команд умножения, что приводит к снижению производительности

Процессора и требует обязательного 15 наличия схемы умножения.

В рассматриваемом устройстве коэффициент 1/К представлен в виде набора сомножителей, которые образуют 29 следующую реккурентную формулу4 9

=0,6 3 3 (4-2 )

j=1 25 где Р— элементы массива числа P.

Для 32-х разрядного процессора они имеют следующие значения:

P = 2к6ю10ю14ю18ю22ю26ю30ю31»

Для компенсации отмеченного удлинения при тех значениях индекса i, для которого выполняется равенство (i — 1) = Ру ° необходимо скорректировать координаты вектора по следую- ЗЗ щим формулам:

После выполнения текущего масштабирования можно переходить к выпол нению алгоритма по формулам 1-3..

Дяя реализации данного варианта масштабирования в состав устройства введены триггер 10 масштабирования и блок ll, управляищие сигналы для которых формируются счетчиком 7 на двоичных кодах чисел элементов масcasa P. Триггер 10 предварительно устанавливается в ноль и вырабатывает разрешающие потенциалы для. блоков 6 7 и 11 При (1 — 1) = Pj< И срабатывает блок ll, переключая триггер 10 в противополоииое состояние, в результате чего по сигналу от второго выхода триггера 10 в счетчик. циклов записывается коэффициент пе- у ресчета два для выполнения формул

4 и 5. Одновременно блок 5 получает управляющйй сигнал для формирования соответствующего знака операции и формулах 4 и 5. 6$

После выполнения (i « 1) итерации вместе с масштабированием с третьего выхода коммутатора 4 поступает сигнал для переключения триггера 10 в исходное нулевое состояние.

Таким образом, устройство управления-Позволяет повысить производительность обработки информации, например, для 32-х разрядного процессора операция масштабирования координаты вектора выполняются за время 9 команд сложения, что в 3-5 раза быстрее по сравнению с обычным умножением.

Формула изобретения.

Устройство управления векторным процессором, содержашее.узел синхронизации, счетчик циклов, первый триггер, счетчик итераций, узел формирования знака, регистр сдвига, блок памяти адресов, коммутатор, причем. тактовые входы счетчика циклов, первого триггера, счетчика итерацйй, коммутатора и узла формирования знака соединены с первые выходом узла синхронизации, второй выход узла синхронизации является тактовым выходом устройства, информационные входы регистра сдвига,и блока памяти адресов соединены с выходом счетчика итераций, информационные входы счетчика циклов, счетчика итераций, первого триггера, коммутатора, узла формирования знака, регистра сдвига и блока памяти адресов соединены с соответствукщими входами группы инфо.. мационных входов устройства, единичный вход первого триггера и управляющий вход счетчика итераций соединены с первым выходом счетчика циклов, суммируащий вход счетчика итераций соединен с выходом первого триггера, первый выход ковеаутатора является переключающим выходом устройства, второй выход коммутатора соединен с третьим входом узла формирования знака, выход узла формирования знака является знаковым выходом устройства, выход регистра сдвига является разрешающим выходом уст-: ,ройства, выход блока памяти адресов является адресным выходом устройства, четвертый вход узла формирования ,знака является разрешающим входом устройства, третий вход коммутатора соединен со вторым выходом счетчика циклов, о т л и ч а ю щ е е с я тем, что, с целью повышения производительности, устройство содераит второй триггер и блок элементов И, причем тактовый вход второго триггера соединен с выходом узла синхронизации, первый вход блока элементов

И соединен с выходом счетчика. итераций, информационный вход второго триггера соединен с информационным

866559

Составитель И.Кудряшев

Редактор A.Øàûäîð Техред А.Ач Корректор С.Цомак

° а

Заказ 8079/71 Тираж 748 Подписное

BHHHHH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, <%-35, Раушская наб., д. 4/5

Фв

Филиал ППП Патент, г Ужгород, ул. Проектная, 4 входом устройства, единичный вход второго триггера соединен с третьим выходом коммутатора, нулевой вход второго триггера соединен с выходом блока,,Элементов И, разрешающий вход счетчика итераций, нулевой вход первого триггера и второй вход блока ,элементов И соединены с первым выходом второго триггера, второй выход второго триггера соединен.с пятым входом узла формирования знака и с управляющим входом счетчика циклов.

Источники информации принятые во- внимание при экспертизе

l. Авторское свидетельство СССР

Р 519717 кл. G 06 F 15/34, 1974

2. Авторское свидетельство СССР Ф 641802, кл. G 06 F 15/20, 1975

Х иизтотип1.

Устройство управления векторным процессом Устройство управления векторным процессом Устройство управления векторным процессом Устройство управления векторным процессом 

 

Похожие патенты:

Изобретение относится к автоматике и вычислительной технике и может найти применение при построении распределенных систем программного управления технологическими процессами

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении управляющих и вычислительных систем высокой производительности, а также АСУТП

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении управляющих и вычислительных систем высокой производительности, АСУТП, а также других систем, к которым предъявляются жесткие требования по надежности

Изобретение относится к автоматике и цифровой вычислительной технике и может быть использовано при построении алгоритмически распределенных устройств микропрограммного управления вычислительных и управляющих систем высокой производительности, проектируемых на базе однотипных БИС (СБИС) и реализующих параллельные алгоритмы обработки информации

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении управляющих и вычислительных систем высокой производительности, АСУТП, а также других систем, к которым предъявляются жесткие требования по надежности

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении распределенных систем программного управления технологическими процессами

Изобретение относится к автоматике и вычислительной технике

Изобретение относится к вычислительной технике и может быть использовано для построения высокопроизводительных вычислительных систем для реализации алгоритмов, допускающих распараллеливание на уровне команд

Изобретение относится к вычислительной технике и может быть использовано при создании программируемых контроллеров, в автоматизированных системах управления технологическими процессами, а также в системах автоматизации научных экспериментов

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении управляющих и вычислительных систем высокой производительности, АСУТП, а также других систем, к которым предъявляются жесткие требования по надежности
Наверх