Ячейка однородной структуры

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистических

Республик о >941994 (63) Дополнительное к авт. свид-ву(22) Заявлено 030480 (21) 2902292/18-24 с присоединением заявки ¹â€” (23) ПриоритетОпубликовано 070782 Бюллетень ¹ 25

Дата опубликования описания 0707.82

Р М К з

G 06 F 7/00

Государственный комитет

СССР но делам изобретений н открытий (33) УДК 681. 3 (088.8 ) (72) Авторы изобретения

A.Н. Мелихов, Л.С.Берштейн и М. М.Канаев

Г

Таганрогский радиотехнический инстит r у,. им. В.Д.Калмыкова (71) Заявитель (5 4 ) ЛЧЕИКА ОДНОРОДНОЙ СТРУКТУРЫ

Изобретение относится к цифровой вычислительной технике и предназначено для использования з однородных вычислительных структурах, для реализации расплывчатых логических формул.

Известна ячейка однородной вычислительной матрицы, содержащая триггер и элементы И,ИЛИ,ЙЕ, которая позволяет реализовать четыре режима работы: запись, чтение, ассоциативный поиск и поиск максимума(1).

Однако эта ячейка не позволяет реализовать операции над расплывчатыми высказываниями и выполнять преобразования над расплывчатыми логическими формулами в полном объеме.

Наиболее близким к предлагаемому по технической сущности является устройство для сравнения двоичных чисел, содержащее первый регистр, выход которого подключен к шине блока сравнения, второй регистр, выход которого подключен к элементу Й, дешифратор, вход которого подключен к входным шинам, а выход к элементу И, выходы элемента И подходят к элементу ИЛИ далее в третий регистр (2).

Недостатком известного устройства являются ограниченные функциональные воэможности, в частности, на нем невозможно реализовать основные операции над расплывчатыми высказываниями.

Это, в свою очередь, не позволяет строить из таких ячеек однородную структуру для реализации расплывчатых алгоритмов управления производством или технологическим процессом.

Вместе с тем, при разработке специализированных параллельных вычислителей для управления производством или технологическими процессами все большую роль играют расплывчатые алгоритмы, отображающие качественный характер решений, принимаемых оператором ввиду сложности управляемых процессов, наличия в структуре управления людей и неполноте априорных знаний.

Основным элементом расплывчатых ,алгоритмов являются расплывчатые высказывания и формулы, для реализации которых требуется расширить функциональные воэможности устройства.

Целью изобретения является рас 5 ширение функциональных возможностей за счет обеспечения воэможности преобразования расплывчатых логических формул, что является основной процедурой при реализации расплывчатых алгоритмов управления.

94 1994

Поставленная цель достигается тем, что в ячейку однородной структуры, содержащую три регистра, схему сравнения, первую группу элементов И, элементы ИЛИ и дешифратор, введены коммутаторы, четвертый регистр и вторая группа элементов И, причем группы выходов первого, второго и третьего регистров соединены с первыми группами информационных входов первого, второго и третьего коммутато- 10 ров соответственно, группы выходов которых соединены с входами элементов ИЛИ соответственно, выходы которых подключены к выходам ячейки соответственно, группа выходов перво- )5 го коммутатора соединена с первыми группами информационных входов второго и третьего регистров и первой группой входов схемы сравнения, группа выходов второго коммутатора соединена с второй группой информационных входов третьего регистра и второй группой входов схемы сравнения,группа выходов третьего ком" мутатора соединена с третьей группой входов схемы сравнения, группа выходов схемы сраннения соединена с первыми входами элементов И первой группы соответственно, вторые входы которых соединены с первым выходом четвертого регистра, выходы элемен30 тов И второй группы соединены с управляющими входами первого и второго коммутаторов, первый выход четвертого регистра подключен к управляющим входам первого и второго ре- 35 гистров, второй выход четвертого регистра соединен с первыми входами элементов И второй группы, вторые входы которых соединены с выходами дешифратора соответственно, выходы 40 элементов И первой группы соединены с вторыми группами информационных входов первого и второго коммутаторов, второй группой информационных входов второго регистра и третьей 45 группой информационных входов третьего регистра, группа информационных входов первого регистра и третья .группа информационных входов второго регистра соединены с информационными входами ячейки, вход четвертого регистра и входы дешифратора соединены с управляющими входами ячейки.

На фиг. 1 показана функциональная схема ячейки однородной структуры; 55 на фиг. 2 — часть однородной структуры, состоящая нз ячеек. ьКаждая ячейка однородной структуры связана с соседними ячейками с помощью четырех восьмиразрядных инфор- 60 мационных шин (информационные входы)

Р из которых две являются входными и две выходными для данной ячейки, кроме того, имеются горизонтальные и вертикальные шины настройки (управ-65 ляющие входы ), которые соединены со всеми ячейками параллельно.

Ячейка содержит (фиг. 1 )регистр 1, коммутатор 2, регистр 3, коммутатор

4, регистр 5, коммутатор б, схему

7 сравнения, группу элементов И 8, регистр 9, дешифратор 10, группу элементов И 11., группу элементов ИЛИ

12, информационные 13 и управляющие

14 входы, выходы 15. Ячейки 16 объединяются в однородную структуру, как показано на фиг. 2.

Выходы трех регистров 1,3 и 5 соединены с информационными входами трех коммутаторов 2,4 и б соответственно, выходы всех трех коммутаторов

2,4 и б соединены через элементы

ИЛИ 12 с выходами 15 ячейки. Кроме того, выходы коммутатора 2 соединены с информационными входами регистров

3 и 5 соответственно и с входами схемы 7 сравнения, выходы коммутатора

4 соединены с информационными входами регистра 5 и с входными шинами схемы 7 сравнения, выходы коммутатора 6 соединены с входами схемы

7 сравнения, выходы которой соединены с одними из входов элементов

И 8, а другие нходы соединены с выходом регистра 9. Выходы элементов И соединены с входами коммутаторов 2 и 4, с входами регистров

3 н 5, выход регистра 9 соединен также с управляющими входами коммутатора 6, регистров 1 и 3, а другой выход соединен с первыми входами элементов И 11, вторые входы которых соединены с выходами дешифратора, выходы элементов И 11 соединены с управляющими входами коммутаторов

2 и 4.

Ячейка предназначена для реализации микропрограмм обработки простых расплывчатых высказываний и для образования однородной структуры, позволяющей выполнять операции записи, чтения и ассоциативного поиска информации, а также обработку расплывчатых логических формул, образованных иэ простых расплывчатых высказываний.

Расплывчатым высказыванием называется предложение, относительно которого можно судить о степени его истинности или ложности в настоящее . время. Степень истинности каждого расплывчатого высказывания принимает значения из интервала 0,1. Примерами расплывчатых высказываний являются Четыре — небольшое число", "На перекрестке много машин", "Эта книга очень интересная". Степень истинности первого расплывчатого высказывания положим равной 0,9, нторого - 0,6, третьего — 0,2. Если обозначить первое высказывание a, а второе %, а третье с, то Я = 0,9;

О,бр с = 0,2.

94 1994

Если d и Ь вЂ” некоторые расплывчатые нысказынания, то составные расплывчатые высказывания образуются из простых с помощью логических операций:

1) отрицание 7at = 1 — с7, 2) конъюнкция с1 сЪ = min (,Ъ );

3 ) дизъюнкция с1 et = max (Ь,Ь );

4) импликация at- Ъ = пух (1-6,Ь );

5 ) эквивалентность а(+Ъ = m in (max (1-а,E ),max (a, 1-b ). 10

Если заданы степени истинности простых расплывчатых высказываний, используя (1) — (5 ), можно найти степень истинности составного расплывчатого высказывания, а также ре- 1g шать расплывчатые логические уравнения.

Рассмотрим пояснения расплывчатых высказынательных переменных и расплывчатых логических формул. Рас- 20 плывчатой нысказынательной переменной X называется расплывчатое высказывание, степень истинности которого может принимать произвольные значения иэ (0,1) . Расплывчатой логической формулой А (Х „,...,F„ )(n>,1) называется: а ) любая рас плыв чатая переменная или константа из (0 1); б) если А.„ (Х,...,Хд ) и А 1(Х„.. ° Ул)расплынчатйе формулы, то применение к ним конечного числа раз логических операций (1, Е, Ч,, ) приводит к получению расплывчатой логической формулы; н ) других рас плыв чатых логических формул не существует. функциональные назначения элемен- 35 тов, образующих ячейку.

Регистр 1 предназначен для параллельного приема, хранения и выдачи в прямом или н иверсном кодах эталонного значения расплывчатого выс- 40 каэывания на схему сравнения, на выходные шины и на регистры 3 и 5.

Регистр имеет восемь информационных входов, по которым поступают значения Расплывчатого высказывания, 45 ,восемь прямых и восемь инверс ных информационных выходов и два управляющих входа "Запись" и "Сброс".

Регистр 3 предназначен для параллельного приема, хранения и выдачи в прямом или инверсном кодах текущего значения расплывчатого высказывания на схему сраннения,на выход ные шины ячейки или на регистр 5. Регистр имеет носемь информационных входов, по которым поступает на вход информация, восемь прямых и восемь инверсных выходов для выдачи информации и два управляющих входа "3aпись" и "Сброс".

Регистр 5 предназначен для параллельного приема, хранения и выдачи в прямом коде промежуточного значения расплывчатого высказывания на выходные шины или на схему сравнения. Регистр имеет восемь входов и восемь ныходов информационных и дна управляющих входа "Запись" и "Сброс" .

Разрядность каждого регистра-1 байт.

Коммутатор 2 предназначен для коммутации прямых и инверсных выходов регистра 1 на входные шины схемы сравнения, на выходные шины ячейки и на информационные входы регистра

3 или 5. Коммутатор состоит из шести двухвходоных элементов И, каждая группа включает н себя по восемь элементон, т.е. по одной схеме на каждый разряд регистра..Одни из входов элементов И каждой группы соединены с прямыми или инверсными выходами регистра, а другие входы этой группы объединяются и образуют управляющий вход. Таким образом, коммутатор имеет дне восьмиразрядных входных информационных шины, четыре восьмиразрядных выходных информационных шины и б управляюк1их входов. Выходы некоторых пар групп элементов

И поразрядно объединены элементами

ИЛИ .

Коммутатор 4 предназначен для коммутации прямых или инверсных выходов регистра 3 на входные шины схемы сравнения, на выходные шины ячейки и на информационные входы регистра

5. По составу и функционированию аналогичен коммутатОру 2.

Коммутатор б предназначен для коммутации выходов регистра 5 на входы схемы сравнения или на выходные шины ячейки и состоит из двух групп двухвходовых элементов И. Одни из входов элементов И каждой группы соединены с прямыми выходами регистра, а другие входы элементов И каждой группы объединены и образуют управляющие входы. Таким образом, коммутатор имеет носьмиразрядную входную и две восьмиразрядных выходных информационных шины и два управляющих входа.

Схема 7 сравнения предназначена для параллельного сравнения двух кодов восьмиразрядных положительных чисел на равенство, болыае или меньше, т.е. реализует следующие функции: если A и В два числа, то

1,приA=В

Н1 (А,в) =

О,при А В

1, npH A 7 В

Н (A,В)

О, при A (В

Схема построена как классическая схема сравнения на комбинационных элементах. На входные шины A и В схемы сравнения поступают коды чисел, на выходе имеем признаки Н„, Н или Й, Й, которые выдамт соответствующие триггера. Работу схемы не сложно проследить, задавая раз"

94 1994 ли чные коды чисел . Схема срав н ения имеет две восьмиразрядных входных шины и четыре выходных шины признаков.

Сдвиговый регистр 9 предназначен для формирования серии последователь- 5 ных управляющих сигналов, необходимых для функционирования ячейки.

Дешифратор 10 предназначен для дешифрации кода выполняемой операции.

Первая группа элементов И 11 пред-10 назначена для формирования сигналов управления для коммутаторов 2 и 4 в зависимости от кода выполняемой операции. Одни входы элементов И соединены с выходами дешифратора 10, а д тугие входы соединены с различными выходами сдвигового регистра 9.

Выходы элементов И соединены с управляющими входами коммутаторов 2 и .4.

Вторая группа элементов И 8 предназначена для формирования необходи20 мых управляющих сигналов для регистров 3 и 5 и коммутаторов 2 и 4. Одни входы элементов И второй группы соединены с выходами схемы сравнения, а другие входы каждого элемента И соединены с различными выходами регист,ра 9. Выходы элементов И 8 соединены с управляющими входами регистров

3,5 и коь.мутаторов 2 и 4.

Рассмотрим работу ячейки при вы- 30 полнении наиболее сложной операции эквивалентности.

В начале по коду сброса с выхода дешифратора осуществляется обнуление всех регистров и триггеров 35 (цепи обнуления не показаны, как принято для регулярных цепей ).

На первом такте сдвигающий регистр

9 формирует сигнал записи на регистр

1. В резул ьтате действия этого сигна-40 ла на регистр 1 осуществляется запись эталонного значения расплывчатого высказывания, например el = 0,6, с входных шин ячейки. На втором такте сдвигающий регистр 9 формирует сигнал записи на регистр 3 текущего значения расплывчатого высказывания, например Ь = 0,7, которое также поступает с входных шин.

Дешифратор 10 дешифрирует код операции эквивалентности и тем самым возбуждает один из выходов дешифратора — выход операции эквивалентности. Возбужденный выход дешийратора и третий тактовый сигнал с регистра

9 поступают на вход одной из схем И первой группы, а сигнал с выхода этой схемы поступает на коммутаторы

2 * 4, как сигнал разрешения выдачи на входные шины схемы сравнения содержимого первого регистра в инверс- 60 ном коде, в данном случае 1-а=0,4, а содержимого регистра 3 в прямом коде, т.е.Ъ = 0,7. Схема сравнения сравнивает значения 1а и b и возбуждает выход Й g, подтверждающий, что 1й< b . Сигн л с четвертого так. та регистра 9 совместно с возбужденным выходом Й схемы сравнения поступает на одну из схем И второй

rpy ппы, которая, в свою о черед ь, формирует сигнал в коммутатор 4 и на регистр 5. Управляющий сигнал в коммутаторе 4 коммутирует выходы регистра 3 с входами регистра

5, а сигнал на регистре 5 разрешает запись значения Б = 0,7 на регистр 5.

Сигнал с пятого такта регистра 9 поступает на один из входов схемы

И первой группы, а второй вход этой схемы И соединен с возбужденным выходом дешифратора 10. Сигнал с выхода этой схемы И поступает на коммутаторы 2 и 4. Коммутатор 2 коммутирует выход регистра 1 на схему сравнения в прямом коде, т.е.

5 = 0,6, а коммутатор 4 коммутирует выход регистра 3 в инверсном коде, т.е. 7Ъ = 1 - Ъ = 0,3.

Схема сравнения сравнивает значения а и 1Ь, возбуждает выход Н1 т.е. a (Ь. Сигналы с шестого такта регистра 9 и с возбужденного выхода Н1 схемы сравнения поступают на вход одной из схем И второй группы, сигнал с выхода этой схемы И поступает на коммутатор 2 и на регистр 3. В коммутаторе 2 осуществляется коммутация выхода регистра 1 на вход регистра 3, а на регистр 3 разрешает запись значения содержимого регистра 1, т.е. а = 0,6 переписывается на регистр 3.

Сигнал седьмого такта с регистра

9 поступает на управляющий вход коммутатора б и на один из входов схемы И первой группы, второй вход этой схемы И соединен с возбужденным выходом дешифратора 10. Сигнал с выхода этой схемы И поступает на один из управляющих входов коммутатора 4.

На этом рабочем такте коммутатор б коммутирует выходы регистра 5 на входные шины схемы сравнения для выдачи на схему сравнения значения

Ъ = 0,7, находящиеся на регистре 5, а коммутатор 4 коммутирует выходь« регистра 3 с вторыми входными шинами схемы сравнения для выдачи на схему

/ сравнения значения d = 0,6. Причем в схеме сравнения выходы коммутатора 4 соединены с одними из входных шин схемы сравнения, а выходы коммутаторов

2 и б объединяются через схему И И и соединены с другими входными шинами ..

В результате сравнения на выходе схемы сравнения возбуждается выход

Й1, так как код содержимого регистра /М

3 в данном случае al = 0,6 меньше, чем код, находящийся в регистре 5, в данном, случае % = 0,7. Сигнал

94 1994

20 с восьмого такта регистра 9 совместно с возбужденным выходом Й поступает на вход одной из схем И второй группы. Сигнал с выхода этой схемы И поступает на коммутатор 4 и тем самым соединяет прямые выходы регист- 5 ра 3 с выходными шинами ячейки. На этом выполнение операции эквивалентности над расплывчатыми высказываниями завершается.

Другие операции выполняются ана- (0 логично различным частям операции эквивалентности, так как входят в в ее состав.

Ячейка однородной структуры работает следующим образом. !5

В начале работы необходимо установить в нулевое состояние все регистры, что осуществляется с помощью единичного потенциала, который формирует дешифратор 10 (фиг.2 ), по коду сброса, поступающего по управляющим шинам 14 на вход дешифратора. . После сброса осуществляется запись информации или значения расплывчаф тых высказываний а и Ь на регистры 1 и 3 соответственно под действием совместных выходных сигналов регистра 9 и дешифратора через группу элементов И 11. Информация, необходимая для записи, поступает по входной информационной шине 13.

Настройка ячейки на выполнение конкретной операции производится по коду, поступающему по управляющим шинам на дешифратор. 35

После настройки ячейки на операцию начинается процесс реализации микропрограмм.

Микропрограммы операции чтения и инверсии наиболее простые и заверша- 40 ются выдачей на выход в прямом и инверсном коде соответственно содержиМого регистров 1 или 3.

Микропрограммы операций конъюнкции, дизъюнкции,импликации и ассоциатив- - 45 ного поиска очень близки между собой и выполняются за одинаковое количество микротактов.

Микропрограмма операции дизъюнкции (конъюнкция).

1. Сброс, 2. Запись значения на регистры 1 и 3.

3. Выдать на схему сравнения содержи мое регистров 1 и 3.

4. Сравнение, выдать на выход наибольшее (йаименьшее ) из сравниваемых значений.

5, Конец.

Микропрограмма операции имнликации.

1. Сброс.

2. Запись значения на регистры 1 и 3.

3. Выдать на схему сравнения содержимое регистра 1 в прямом коде, а регистра 3 в инверсном коде.

4. Сравнение, выдат ь на выход наибольшее из сравниваемых значений. 65

5. Конец.

Микропрограмма операции ассоциативного поиска.

1. Сброс.

2. Запись значения на регистры 1 и 3.

3. Выдат ь на схему сравнения содержимое регистров 1 и 3.

4. Сравнение, при равенстве выдать на выход одно из сравниваемых значений.

5. Конец.

При реализации этих микропрограмм с помощью коммутаторов 2 и 4 осуществляется выдача на схему сравнения содержимого регистров 1 и 3 в прямом, инверсном или прямом и инверсном кодах.

Следующий такт регистра 9 совместно с выходными сигналами схемы сравнения формирует управляющий потенциал, который осуществляет выдачу на .выход содержимого регистра 1 или 3, I для чего коммутатор 2 и 4 подключает выходы регистра 1 или 3 к выходным шинам 13, через группу элементов

ИЛИ 12.

Микропрограмма операции эквивалентности наиболее сложная и выполняется в три этапа.

Микропрограмма операции эквивалентности.

1. Сброс.

2. Запись значения на регистры 1 и 3.

3. Выдать на схему сравнения содержимое регистра 1 в прямом коде и регистра 3 в инверсном коде.

4. Сравнение, запись на регистр 3 наибольшего значения из сравниваемых значений регистров 1 и 3.

5. Выдать на схему сравнения содержимое регистра 1 в инверсном коде, а регистра 3 в прямом коде. б. Сравнение, если значения регистра

1 больше значения регистра 3, то запись на регистр 3 содержимого регистра 1, в противном случае регистр 3 сохраняет первоначал ьное значение.

7. Выдать на схему сравнения содержимое регистров 1 и 3.

8. Сравнение, выдать на выход наименьше из сравниваемых значений.

9. Конец.

На первых двух этапах реализации этой микропрограммы повторяются последовательно два раза действия операции импликации и результаты операции запоминают регистры 3 и 5 соответственно.

На третьем этапе реализации микропрограммы в результате действия управляющего сигнала регистра 9 на коммутаторы 4 и 6 осуществляется выдача на схему сравнения содержимых регистров 3 и 5.

Завершается микропрограмма тем, что, в результате совместных действий двух сигналов с регистра 9 и схемы

941994

7 сравнения на коммутатор 4 или 6, подключаются выходы регистра 3 или

5 соответственно к выходным шинам ячейки 13 через группу элементов

ИЛИ 12.

Введение новых узлов позволяет на основе аналогичных ячеек построить однородную вычислител ьную структуру для реализации расплывчатых алгоритмон, которые работают н режиме принятия решения в сложных условиях, lO что является особенно актуальным в управлении сложными технологическими процессами, в робототехнике, а также н моделировании деятельности человека при принятии решений в условиях неопределенности или расплывчатости входной информации.

Формула изобретения

Ячейка однородной структуры, содержащая три регистра, схему сравнения, первую группу элементов И, элементы

ИЛИ и дешифратор, о т л и ч а ю щ ая с я тем, что, с целью расширения ее функционал ьных возможностей за счет обеспечения возможности преобразования расплывчатых логических формул, н нее нведены коммутаторы, четвертый регистр и нторая группа элементов И, причем группы выходов первого, второго и третьего регистров соединены с первыми группами информационных входов первого, второго и третьего коммутаторов соответственно, З5 группы ныходон которых соединены с выходами элементов ИЛИ соответственно, выходы которых подключены к ныходам ячейки соответственно, группа выходов первого коммутатора соединена 40 с первыми группами информационных входов второго и третьего регистров и первой гру ппой входов схемы сравнения, гру ппа выходов второго коммутатора соединена с второй группой информационных входов третьего регистра и второй группой входов схемы сравнения, группа выходов третьего коммутатора соединена с третьей rpyп— пой входов схемы сравнения, группа выходов схемы сравнения соединена с первыми входами элементов И первой группы соответственно, нторые входы которых соединены с первым выходом четвертого регистра, выходы элементов И второй группы соединены с управляющими входами первого и второго коммутаторов, первый выход четвертого регистра подключен к управляющим входам первого и второго регистров, второй выход четвертого регистра соединен с первыми входами элементов И второй группы, вторые входы которых соединены с выходами дешифратора соответственно, выходы элементов И первой группы соединены с вторыми группами информационных входов первого и второго коммутаторов, второй группой информационных входов второго регистра и третьей группой информационных входов третьего регистра, группа информационных входов перного регистра и третья группа. информационных входов второго регистра соединены с информационными входами ячейки, вход четвертого регистра и входы дешифратора соединены с управляющими входа-. ми ячейки.

Источники информации, принятые во внимание при экспертизе

1.- Авторское свидетельство СССР

Р 478297, кл. G 06 F 1/00, 1975.

2. Авторское свидетельство СССР

9 634268, кл. G 0 6 F 7/06, 1978 (прототип) .

941994

Составитель В.Кайданов

Редактор И . Николайчук ТехредЛ. Пекарь Корректор М.Муска

Эакаэ 4840/38 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретЕний и открытий

113035,Москва,Ж-35,Раушская наб.,д.4/5

Филиал ППП "Патент", r.Ужгород,ул.Проектная, 4