Программируемое логическое устройство
,ОЛ ИСАНИЕ
ИЗОБРЕТЕН ИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (ti>982092
Союз Советекик
Сецивяиетичвекнх
Республик (61) Дополнительное к авт. свнд-ву (22) Заивлеио 25. 12. 80 {21) 322296У18 2g с присоединением заявки И (23) Приоритет
Опубликовано 15.12. 82 Бюллетень М 46 (5f)M. Кл.
6 11 С 15/04
3Ьвудмразюньй кавиет
CeCII вв деим взебретекв11 в внрвпвй (53) УДК 681.g2y. .66(088.8) Дата опубликования описания 18,12 82
Е.Д. Голованевская, А.В. Левин, Ь.И. Ру и. С.А. Селютин (72} Авторы изобретения (73) Заявитель
1Я) ПРОГРАИИИРУЕИОЕ ЛОГИЧЕСКОЕ УСТРОЙСТВО
Изобретение относится к вычисли.тельной технике и может быть использовано при разработке устройств микропрограммного управления.
Известно устроиство микропрограммного управления, выполненное на программируемых логических матрицах (ПЛИ) ft) .
Недостатком этого устройства яв- . ляется малая плотность занесения информации за счет невозможности использования ячеек памяти при определенном кодировании между соседними выходными шинами. Это приаодит к увеличению площади интегральной схемы устройства при заданном объеме исходной ийф рмации.
Наиболее близким техническим решением к изобретению является уст" ройство, состоящее из нескольких ПЛИ, и соответствующих им сдвиговых регистров адреса. Управляацие и адресные входы регистров соединень1 соответственно с шиной синхронизации и
- адресной шиной, а разрядные выходы .регистров - с входами соответствующих блоков памяти j2).
Недостатками данного устройства. являются большая площадь кристалла и соответственно стоимость интегральной схемы из-за наличия значительного числа неиспользуемых ячеек памяти, поскольку запись информации (в процессе технологического изготовления) каждого блока памяти выполнена независимо от остальных блоков.
Цель изобретения - повышение .надежности программируемого логического устройства за счет уменьшения площади кристалла и снижения стоимости интегральной схемы устройства.
Поставленная цель достигается тем, что в программируемом логическом уст2в ройстве, содержащем первый и второй блоки памяти, входы которых подключены к соответствующим выходам первого и второго сдвиговых регистров, ":1управляющие входы которых соединены
2092
Формула
3 98 с шиной синхронизации, адресный вход второго сдвигового регистра соединен с шиной адреса, адресный выход второго сдвигового регистра подключен к адресному входу первого сдвигового регистра, а. выход второго сдвигового регистра соединен с соответствующим входом первого блока памяти.
На чертеже схематично изображено предлагаемое устройство.
Устройство содержит программируемые блоки 1 и 2 памяти и сдвиговые регистры 3 и 4. Управляющие входы регистров 3 и 4 соединены с шиной
5 синхронизации. Адресный вход регистра 3 соединен с адресным выходом . регистра 4, адресный вход регистра 4 соединен с шиной б адреса. Разрядные выходы регистра 3 и первые разрядные выходы регистра 4 через входные шины 7 и 8 соединены с затворами первой группы МОП-транзисторов 9 и 10 в блоках 1 и 2 памяти соответственно. Вторые разрядные выходы регистра
4 с помощью общих входных шин 11 соединены с затворами второй группы
МОП-транзисторов 12 и 13 в блоках
1 и 2 памяти. Истоки и стоки МОПтранзисторов обеих групп подключены к выходным шинам 14.
Устройство работает следующим образом.
На адресный вход регистра 4 с шины 6 адреса последовательно поступает слово адреса, состоящее из двух частей. Одновременно с этим происходит сдвиг регистра .4 и запись в него адреса. В процессе записи адреса в регистр 4 первая часть адресного слова поступает также на адресный вход регистра 3 посредством его связи с адресным выходом регистра 4 и записывается в регистр 3 аналогичным образом. После записи адреса в регистры 3 и 4 на шине 5 появляется сигнал синхронизации, который поступает на управляющие входы регистров 3 и 4 и обеспечивает опрос адреса. При этом первая часть. адреса поступает с разрядных выходов регистра 3 и с первых разрядных выходов рвгистра 4 на входные шины 7 и 8 соответственно и далее на затворы первой группы МОП-транзисторов 9 и 10 соответственно.
Вторая часть адреса поступает с вторых разрядных выходов регистра
4 на общие входные шины 11, которые обеспечивают выполнение совместной прошивки матриц, и на затворы второй группы МОП-транзисторов 12 и 13. В результате происходит считывание информации из блоков 1 и 2 памяти на выходные шины 14.
Совместаня запись информации в два блока 1 и 2 памяти осуществляется таким образом, чтобы увеличение числа транзисторов в строке в одном блоке памяти соответствовало уменьшению числа транзисторов в другом блоке. Поскольку s блоках памяти, как правило, осуществляется неполная дешифрация адресного слова, то возможность совместной записи информации с учетом отмеченного требования практически всегда существует.
Изобретение позволяет сократить общую площадь кристалла в блоках памяти на 10-153 при совместной записи информации и понизить стоимость интегральной схемы устройства. изобретения
Программируемое логическое устройство, содержащее первый и второй блоки памяти, входы которых подключены к соответствующим выходам первого и второго сдвиговых регистров, управляющие входы которых соединены с шиной синхронизации, адресный вход второго сдвигового регистра соединен с шиной адреса, о т л ич а ю щ е е с я тем, что, с целью повышения надежности программируемого логического устройства, в нем адресный выход второго сдвигового регистра подключен к адресному входу первого сдвигового регистра, а выход второго сдвигового регистра соединен с соответствующим входом первого блока памяти.
Источники информации, принятые во внимание при экспертизе
1. Реализация микропрограммного автомата на БИС. Электронная техника, сер. 3, "Микроэлектроника", вып, 5 (53) . М., 1974, с. 21-26.
2. Микросхема P-107. Схема принципиальная электрическая ИУ3.487. .035 33 (прототип) .
982 O92
Составитель B. Теленков
Редактор Е. Лазуренко Техред Q.À÷ Корректор М. Шароши
Заказ 972I/73 Тираж 522 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035 Москва Ж-Я „ Ра шскан наб. д. 4/$
Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4
