Адаптивное устройство для приема избыточной информации

 

Союз Советских

Социалистических

Республик

О ПИС А Н И Е,001, ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 021081 (21) 3343181/18-24 13т) М. КЛ. с присоединением заявки Йо —

0 08 С 19/28

Государственный комитет

СССР но делам изобретений и открытий (23) Приоритет—

Опубликовано 2802,83. Бюллетень ¹ 8

Дата опубликования описания 280283 (53) УДК621. 398 (088. 8) (72) Автор изобретения

Ю.П. Зубков (73) Заявитель (54) АДАПТИВНОЕ УСТРОЙСТВО ДЛЯ .ПРИЕМА ИЗБЫТОЧНОЙ

ИНФОРМАЦИИ

Изобретение относится к электросвязи, а именно к устройствам приема избыточных сигналов в целом, и может найти применение в системах передачи дискретной информации, использующих для передачи информации избыточные коды большой мощности.

Известны устройства для оптимальной обработки составных сигналов с избыточностью, .формируемых на основе помехоустойчивых кодов.

Известно устройство поэлементного приема, содержащее приемник, пороговый селектор и блок декодирования вторую решающую схему ), в котором осуществляется отождествление входной кодовой комбинации с ближайшей разрешающей кодовой комбинацией E.1 ).

Недостаток данного устройства низкая помехоустойчивость приема.

Наиболее близким к предлагаемому иэобретенйю по технической сущности является устройство о для приема избыточной информации, 25 содержащее приемник, вход которого соединен с входом устройства, выход — с входом первого порогового селектора, выход которого соединен с входом декодера, причем выход при- З0 емника также соединен с первым входом блока вычитания и через первый блок буферной памяти с первым входом блока управления выдачей информации, выход и второй вход которого соединены соответственно с первыми входами и первым выходом первого блока регистров памяти, выход первого порогового селектора соединен через второй блок регистров памяти с первыми входами сумматоров и непосредственно с вторым входом блока вычитания, выход которого через второй блок буферной памяти Соединен с первыми входами усилителя, первые входы усилителя через второй пороговый селектор соединены с вторым входом усилителя, вторые выходы усилителя соединены с вторыми входами декодера, выход декодера соединен с вторыми входами первого блока регистра памяти, второй выход которого соединен с выходом устройства (2 J.

Данному устройству присуща высокая, близкая к потенциальной помехоустойчивость приема в целом, помехоустойчивость приема составных сигналов с избыточностью, формируемых на основе как средних, так и длинных избыточных кодов.

1001145

Недостатком известного устройства является низкая оперативность доведения ннформации до потребителей при обработке составных сигналов с избыточностью, что вызвано жесткостью

1реализованного в нем алгоритма принятия решения.

Независимо от того, какое решение принимается по сигналу первой грубой оценки принимаемого сигнала (no результату первой посимвольной обра- 10 ботки ) — безошибочное или ошибочное, алгоритм функционирования указанного устройства предусматривает формирование из принятого сложного сигнала еще (n-1) грубых двоичных оценок 15 (сигналов ) . Однако большую вероятность, например, для кода 63, 57 и вероятности искажения элементарного сигнала P = 1 10 (эта вероятность

Р = 1 10 ")имеет ситуация, при которой поаимвольный прием безошибочен. В этом случае время, отводимое на формирование (n-1) грубых оценок соответствует непроизводительной задержке при доведении информации до потребителей. Следовательно, уменьшение времени принятия решения в известном устройстве для наиболее вероятных ситуаций (они определяются видом искаженного входного составного сигнала с избыточностью ) позволит сократить время доведения информации до потребителей, т.е. обеспечит возможность повышения быстродействия устройства. 35<

Цель изобретения — повышение быстродействия уст ойства путем сокращения времени обработки составных сигнадов с избыточностью на основе сокращения количества формируемых 40 и обрабатываемых сигналов грубой оценки для наиболее вероятных ситуаций при искажении входных сигналов.

Указанная цель достигается тем, что в адаптивное устройство для прие-45 ма избыточной информации, содержащее приемник, вход которого подключен к входу устройства, выкод приемника соединен непосредственно с первым входом блока вычитания, через первый блок буферной памяти — с первым входом блока управления выдачей информации и через первый пороговый селектор — с первым входом декодера, входом первого блока регистров памяти и вторым входом блока вычитания, выход которого соединен с входом второго блока буферной памяти, выход декодера и выходы блока управления выдачей информации соединены соответственно с первым и вторыми входами второго блока регистров памяти, первые выходы которого соединены с вторым входом блока управления выдачей информации, а второй выход — . с выходом устройства, блок усилите- 4 лей, первые выходы и первый вход ко- торого соедйнены соответственно с первыми входами и выходом второго порогового селектора, вторые выходы блока усилителей соединены с первыми входами первого сумматора, второй вход которого соединен с вь-ходом первого блока регистров памяти, выходы первого сумматора соединены через третий пороговый селектор с вторыми входами декодера, введены четвертый пороговый селектор, второй сумматор и блок ключей, выходы второго блока буферной памяти соединены непосредственно с первыми входами блока ключей и через последов.=.:.— тельно соединенные второй сумматор и четвертый пороговый селектор — с третьим входом блока управления выдачей информации и вторым входом блока ключей, выходы которого соединены с вторыми входами блока усилителей.На чертеже изображена структурная блок-схема адаптивного устройства для приема избыточной информации. устройство состоит иэ приемника

1, преобразующего элементы избыточного входного сигнала в аналоговые величины, например в амплитуду импульсов, первого порогового селектора 2, состоящего из элемента 3 сравнения и источника 4 порогового напряжения, блока 5 вычитания, в котором из величин амплитуд входных им пульсов элемента 3 вычитаются величины амплитуд его выходных импульсов, первого и второго блоков 6 и 7 буферной памяти соответственно, блока

8 усилителей, состоящего из и усилителей 91, 92, ..... 9д с регулируемыми коэффициентамй усилителей, а также генератора 10 линейно изменяющегося напряжения, выходное напряжение которого осуществляет синхронное изменение коэффициента усиления усилителей 91-9д, сумматора

11, с помощью которого осуществляют поразрядное сложение комбинаций сигналов, поступающих на его входы, и состоящего из и одноразрядных сумматоров (например, операционных усилителей) 121, 12, .,12 » первого блока 13 регистров памяти, реализуемого в виде, например, последовательного цифрового регистра, информация с которого считывается параллельно, второго порогового селектора 14, состоящего из и элементов 15,...,15 сравнения, источника 16 порогового напряжения и фиксатора 17 перехода величины порогового напряжения ве личиной амплитуды сигнала на выходе одного из усилителей 9 -9„, третьего порогового селектора 18, состоящего из элементов 19q 19rZ

19„ сравнения и источника 20 порогового напряжения, второго блока

1001145

50

65 регистров памяти, состоящего из и двоичных регистров 22„, 22, 22„, блока 23 управления выдачей информации, состоящего из и корреляторов 24л, 24>, ..., 24пи детектора

25 максимального сигнала, декодера

26, в котором каждой поступающей на его входы двоичной кодовой комбинации ставится в соответствие ближайшая разрешенная двоичная кодовая комбинация блока 27 ключей, состоя- 10 щего иэ ключей 281, 282,..., 28„, для каждого из которых входным информационным сигналом является соответствующий выходной сигнал блока 7 (в исходном состоянии ключи закры- )5 ты), многовходового сумматора 29, который может быть реализован в виде, например, последовательно соединенных элемента ИЛИ и операционного усилителя, выходной сигнал которого определяется суммой абсолютных значений входных сигналов элемента ИЛИ, и, кроме того, четвертого порогового селектора 30, также, как и селектор

2, состоящего из элемента 3 сравнения (одного )и источника 4 порогового напряжения, величина которого отличается от величин пороговых напряжений первых трех аналогичных блоков и определяется предельным значением оценки модуля вектора ошибок. В исходном состоянии на выходе селектора присутствует управляющий сигнал. Алгоритм функционирования или логика работы селектора 30 таковы, что при превышении (или равенстве ) входным сигналом величины порогового напряжения, соответствующего предельному значению оценки вектора ошибки, на выходе блока присутствует, как и в исходном состоянии, управляющий сигнал. Если входной сигнал меньше порогового, то управляющий сигнал отключается от выхода селектора 30, в результате чего открывается каждый из ключей блока 27 и режим работы блока 23 приводится к алгоритму функционирования этого аналогичного блока в из,вестном устройстве и блока управления и синхронизации (не показан ) .

Возможны ситуации, при которых прием в целом (т.е. результат градиентной обработки ) приводит к ошибочному решению, в то время KIRK посимвольный прием безошибочен. Появление подобных ситуаций часто обусловливается тем, что выставление оптимальных (минимизирующих вероятность ошибочного приема) уровней квантования в пороговых селекторах отстает от изменения параметров канала связи (это имеет место в реальных системах даже для каналов с теоретически постоянными параметра-, Ю ми — космических, проводных и т.д.), так как реализуется оператором вручную. В этих случаях не имеет смысла формировать и обрабатывать декодером с последующим принятием решения в блоке 23 управления выдачей инфор мации (и-1) сигналов (для длинных кодов с и = 1 ° 10 З (n-1) = 999, а для сверхдлинных кодов с и = 1 104 соответственно {и-1) = 9999 . Очевидно, что в подобных ситуациях наиболее целесообразно принимать решение по результату посимвольной обработки — сигналу, формируемому на выходе первого порогового селектора.

Для этого с помощью многовходового сумматора 29 определяют величину, пропорциональную модулю вектора ошибки, которую в селекторе 30 сравнивают с предельно допустимым значением. Управляющий сигнал на выходе селектора 30 в исходном состоянии присутствует всегда.

Если в результате сравнения окажется, что текущее зна ение оценки модуля вектора ошибки не меньше своего предельного значения, то на выходе селектора 30, как и в исходном состоянии, присутствует управ.ляющий выходной сигнал, который закрывает ключи блока 27 ключей и через блок 23 управления выдачей информации считывает на выход устройства (из первого регистра 22 блока 2Ц разрешенную кодовую комбинацию (или ее информационную часть) результат докодирования декодером

26 выходной комбинации первого порогового селектора 2. Данная ситуация, в которой посимвольный прием безошибочен а градиентное декодирование (обработка )ошибочно, достаточно вероятна, вследствие чего посимвольная обработка используется в технике связи.

В противном случае отключается управляющий сигнал запрета на выходе селектора 30 и устройство функционирует так же, как и известное устройство.

Алгоритм функционирования предлагаемого устройства следующий;если решение в целом может быть безошибочным (выходной сигнал сумматора 29 меньше допустимого пороговогО значения), то формируются градиентные сигналы и принимается решение по. п сигналам; если решение в целом может быть ошибочным (выходной сигнал сумматора 29 равен или пре-. вышает допустимое пороговое значение), то на выход устройства сразу выдается разрешенная кодовая .комбинация (или ее информационная часть)результат декодирования выходной комбинации первого порогового селектора 2.

1001145

Следовательно, алгоритм функционирования предлагаемого устройства более рационален по сравнению с известным устройством вследствие того, что в наиболее вероятных ситуациях обрабатывается не и сигналов (для принятия решения по какому-то входному составному сигналу с избыточностью), а только один сигнал.

Это позволяет существенно сократить время принятия решения по входному избыточному сигналу, т.е. во много раз быстрее довести информацию до получателя, что в конечном счете обеспечивает повышение оперативности устройотва. 15

Очевидно, что чем длиннее используемые составные сигналы с избыточностью, тем значительнее преимущество предлагаемого устройства.

Адаптивное устройство для приема 20 избыточной информации работает сле-. дующим образом.

На вход приемника 1 поступает сложный избыточный сигнал. На выходе приемника 1 появляется (последо25 вательно во времени ) совокупность аналоговых сигналов, соответствующих элементов входного сигнала. Каждый аналоговый сигнал подается на вход первого порогового селектора

2, а именно на вход элемента сравнения, на другой вход которого поступает пороговое напряжение от источника 4 порогового напряжения (величина его устанавливается, как и в известном устройстве, вручНую, à оп- ределяется отношением сигнал-шум в канале связи, параметрами избыточного кода и способом обработки элементарных сигналов в приемнике 1 ). В 40 элементе 3 осуществляется сравнение входных сигналов. Если величина входного аналогового сигнала меньше величины порогового напряжения, то на, выходе элемента сравнения появляет- 45 ся сигнал "0", в противном случае единичный сигнал, определяемый по величине отношения сигнал-шум, параметрам избыточного кода и способу приема, например, "Н" и соответствующий неискаженному единичному элементу входного сигнала (при этом считаете, что на длительности

Т = и Т отношение сигнал-шум не изменяется }. Таким образом, аналоговый сигнал преобразуется в двоичный. "

В блоке 5 вычитания из величины аналогового сигнала вычитают величину двоичного сигнала. В результате этого в декодере 26 последовательно записывается двоичная кодовая ком- 60 бинация, соответствующая посимвольному приему входного сигнала. Декодер после выполнения соответствующих операций записывает в регистр 22 (последовательно) двоичную разрешен- 65 яую кодовую комбйнацию, являющуюся ближайшей к двоичной посимвольной.

В блок 8 регистров памяти записывается и хранится в нем двоичная кодовая комбинация посимвольного приема.

В блок 7 буферной памяти записывается и хранится в нем совокупность аналоговых величин (сигналов ), полученных с выхода блока 5 вычитания.

Из блока 7 эти сигналы параллельно подаются на информационные входы закрытых ключей 28., 28,..., 28п и на входы многовходового суьаматора

29, в котором вычисляют сумму абсолютных величин выходных сигналов блока 7 (-последние - потенциальные, определенной длительности).

Выходной сигнал сумматора 29 подается на вход четвертого порогового селектора 30, где он сравнивается с величиной порогового напряжения.

Если входной сигнал селектора 30 равен или больше величины порогового напряжения, то закрывающий ключи блока 27 выходной сигнал селектора

30 не отключается, а при наличии этого сигнала в соответствующий момент времени из блока 23 в блок 21 поступает сигнал, считывающий на выход устройства хранящуюся: в нем разрешенную кодовую комбинацию (или ее информационную часть ). Если же входной сигнал селектора 30 окажется меньше величины порогового напряжения, то сигнал запрета от выхода селектора 30 отключается. При этом он снимается и с входов блоков 23 и 27, вследствие чего алгоритм работы блока 23 приводится к тому же виду, что и в известном устройстве. Ключи 28, 28>,...,28 р блока 27 открываются, и из блока 7 сигналы параллельно подаются на усилители 9,, 9 2,..., 9д с регулируемыми коэффициентами усиления.

В это время запускается генератор 10 линейно изменяющегося напряжения и коэффициент усиления усилителей увеличивается (начальный коэффициент усиления равен 1). Выходные сигналы усилителей подаются на элементы 151 15>, ..., 15„ сравнения, к другим входам которых подключен источник 16 порогового напряжения.

Как только в каком-нибудь элементе сравнения выходной сигнал усилителя превысит величину порогового иапряжения, срабатывает фиксатор 17 перехода и генератор 10 линейно изменяющегося напряжения выключается.

Усиленные сигналы с выхода усилителей 91-9> подаются на входы соответствующих одноразрядных сумматоров

12 -12, где суммируются с величинами сигналов, поступающих на другие входы сумматоров с ячеек памяти блока 13 регистров памяти.

1001145

Далее результирующие сигналы преобразуются в двоичные сигналы посредством элементов 19 -19„ сравнения и источника 20 порогового напряжения, после чего параллельно поступают в декодер 26.

Сформированная декодером 26 разрешенная двоичная кодовая комбинация.(ближайшая к полученной ) записывается в регистр, сдвигая первую комбинацию в регистр 222. После этого опять запускается гейератор 10 линейно изменяющегося напряжения, осуществляются рассмотренные операции и в регистр 221 записывается следующая разрешенная двоичная комбина- 15 ция, а ранее записанные комбинации переписываются в регистры 222, 22 и т.д., пока все и регистров не будут заполнены.

Далее детектор 25 максимального 2р сигнала считывает из регистров комбинации (с регенерацией ) в корреля-, торы 24«242,..., 24п,на другие входы которых подается комбинация аналоговых величин с первого блока Я5 б буферной памяти. Величины выходных сигналов корреляторов 24, 24,..., 24 и соответствуют коэффициентам корреляции соответствующих комбинаций. Эти сигналы поступают в детек- р тор 25 максимального сигнала, в котором определяется максимальный иэ них, а соответствующая максимальному сигналу двоичная кодовая комбинация из блока 21 считывается на выход устройства. Далее все элементы памяти очищаются и устройство готово к приему следующего сигнала.

Для качественного подтверждения преимущества предлагаемого устройства по оперативности обработки (при-4Р нятия решения) рассмотрим прием сигнала, соответствующего двоичной кодовой комбинации У = 0 1 0 1 0 1

0 1 0 1 0 1 кода с минимальным кодовым расстоянием d = 7, которому 45 на выходе приемника 1 соответствуют, например, аналоговые сигналы

Х = 0,45> 0,54; 0,42) 0,51> 0,46)

0,56у 0,4; 0,55; 0,42у 0,58; 0,45;

После поэлементной обработки (пороговый уровень первых трех пороговых селекторов Мп — 0,5 В) имеет первую двоичную кодовую комбинацию

Хз-(010101010 101), ко- 55 торая соответствует переданной комбинации.

Пороговый уровень четвертого порогового селектора 30 М д--3,5.

4»

Иа выходах блока 7 памяти имеет- 6р ся Х вЂ” (0,45; -0,46; 0,42; -0,49;

0,45; -0,41), а сумма абсолютных значений проекций вектора Х 5 (сигнал на выходе сумматора) 5 = 5,22. 65

При сравнении величины 5 поро-, говым значением V 3,5 оказываетФ ся, что S = 5,27 >Ч = 3,5.

С выхода селектора 30 не отключен управляющий сигнал, по которому в соответствующий момент времени из первого регистра 22 блока 21 на выход устройства будет считана комбинация Х> (она является разрешенной и, следовательно, при прохождении декодера не изменится), т.е. решение будет безошибочным несмотря на то, что обработано не n -= 12 кодовых комбинаций (как это имело бы место в известном устройстве), а только . одна комбинация.

В предлагаемом устройстве по сравнению с прототипом существенно сокращено время обработки составных сигналов с избыточностью. Положительный эффект состоит в том, что оперативность обработки информации предлагаемым устройством выше, так как в наиболее вероятных ситуациях декодируется и анализируется не и двоичных и-значных кодовых комбинаций, а только одна, особенно в случае использования изобретения в системах пере- . дачи дискретной информации, использующих составные сигналы с избыточностью, формируемые на основе длинных и сверхдлинных помехоустойчивых кодов.

Оперативность обработки и доведения информации определяется формулой например, при F = 1- 10, р = 1 -10

-1 и и =110 получают

) %1 10 0og -Ьк ) 2 О

3 1 1

g-1P 1.10

Следовательно, предлагаемое устройство наиболее целесообразно при- менять в системах передачи дискретной информации с длинными и сверхдлинными составными сигналами с избыточностью и помехоустойчивыми кодами с большой корректирующей способностью.

Формула изобретения

Адаптивное устройство .для приема избыточной информации, содержащее приемник, вход которого подключен к входу устройства, выход приемника соединен непосредственно с первым входом блока, вычитания, через первый блок буферной памяти — с первым вхо-. дом блока управления выдачей информации и через первый пороговый се1001145

12 лектор - с первым входом декодера, входом первого блока регистров памяти и вторым входом блока вычитания, выход которого соединен с входом второго блока буферной памяти, выход декодера и выходы блока управления выдачей информации соединены соответственно с первым и вторыми входами второго блока регистров памяти, первые входы которого соединены с вторым входом блока управления выда- 10 чей информации, второй выход - с выходом устройства, блок усилителей, первые выходы и первый вход которого соединены соответственно с первыми входами и выходом второго порогового 1I5 селектора, вторые выходы блока усилителей соединены с первыми входами первого сумматора, второй вход которого соединен с выходом первого ,блока регистров памяти, выходы пер вого сумматора соединены через третий пороговый селектор с вторыми вхой дами декодера, о т л и ч а ю щ ее с я тем," что, с целью повышения быстродействия устройства, в него введены четвертый пороговый селектор, второй сумматор и блок ключей, выходы второго блока буферной памяти соединены непосредственно с первыми входами блока ключей и через последовательно соединенные второй сумматор и четвертый пороговый селектор с третьим входом блока управления выдачей информации и вторым входом блока ключей, выходы которого соединены с вторыми входами блока усилителей.

Источники информации, принятые so внимание при экспертизе . 1. Бородин Л.Ф. Введение в теорию помехоустойчивого кодирования. М., "Советское радио", 19б7, с. 270.

2. Авторское свидетельство СССР

9 824263, кл. G 08 С 19/28, 1979 (прототип).

Составитель Н. Бочарова

Техред Л. Пекарь

Редактор A. Ворович

Корректор М. лароши

Заказ 1401/58 Тираж 616 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4