Устройство для передачи информации

 

УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ ИНФОРМАЦИИ , содержащее синхронизатор, первый выход которого соединен с первым входом коммутатора, вторые входы которого соединены с входами устройства, выход коммутатора соединен с первым входом формирователя существенных отсчетов, первый выход которого соединен с первым входом блока буферной памяти второй выход, формирователя существенных отсчетов соединен непосредственно с входбм формирователя импульсов записи и первым управляющим входом переключателя адреса и через первый счетчик с первым входом блока чычитания и первым информационным входом переключателя адреса, выход которого соединен с вторым входом блока буферной памяти, второй счетчик, выход которого соединен с вторым входом блока вычитания и вторым информационным входом переключателя адреса, второй выход синхронизатора соединен с вторым управляющим входом пе .реключателя адреса и входом формирователя импульсов считывания, выход которого соединен с первьви входом формирователя кадра, выход которого соединен с выходом устройства, отличающееся тем, что, с целью повышения информацион ,ной гибкости, в него введены блок памяти, регистр адреса и инфоЕяиации, третий счетчик, элементы ИЛИ, элемент ИЛИ-НЕ, ключи, инвертор, .элементы задержки и шина управления, выход блока буферной памяти соединен с первым входом первого ключа и информационным входом регистра адреса и информации, адресный и информационный выходы которого соединены с первым и вторым входами блока памяти, выход которого соединен с первым входом второго ключа , выходил первого и второго ключей, соединены с входами первого элемента ИЛИ, выход которого соединен с вторым входом формирователя кадра, выход формирователя импульсов.записи соединен с первым входом второго элемента ИЛИ, управляющим входом регистра адреса и информации (Л и через первый элемент .задержки с третьим входом блока буферной памяти , выход формирователя импульсов считывания соединен с третьим о входом блока памяти и вторым входом е второго элемента ИЛИ выход которого соединен с четвертым входом блока буферной памяти, первый и второй выходы блока вычитания соединены с первыми входами соответственно третьего и четвертого ключей, выход . IS9 четвертого ключа соединен с вторым СО входом формирователя существенных отсчетов, второй вход Объединен с первым входом элемента ИЛИ-НЕ и подг ключен к шине управления, выход элемента ИЛИ-НЕ соединен с вторым входом третьего ключа, выход которого соединен с первым входом третьего . счетчика, первый выход которого соединен с, четвертым входом блока памяти , второй выход третьего счетчика соединен непосредственно с первыми входами пятого и шестого ключей и вторым входом второго ключа, через второй элемент задержки с вторым входом элемента ИЛИ-НЕ и через инвертор с вторым входом первого

„„SU„„1012311 А

СОЮЗ COBETCHH)(СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

У5Н G 08 C 19/28

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

fl0 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ц.,,-,, .":;,:, - "-.,!3

К ABTOPCKOMV СВИДЕТЕЛЬСТВУ (21) 3355750/18-24 (22) 06.11.81 (46) 15.04.83. Вюл. 9 14 (72) В.П. Грибок, С.В. Солецкий, В.А. Победоносцев и А.М. Воловик (53) 621.398(088.8) (56) 1. Авторское свидетельство СССР

9 746673, кл. G 08 С 19/28, 1977.

2. Авторское свидетельство СССР

9 765859, кл. G 08 С 19/28, 1978 (прототип). (54)(57) УСZPOACTBO ДЛЯ ПЕРЕДАЧИ ИНФОРМАЦИИ, содержащее синхронизатор, первый выход которого соединен с первым входом коммутатора, вторые входы которого соединены с входами устройства, выход коммутатора соединен с первым входом формирователя существенных отсчетов, первый выход которого соединен с первым входом блока буферной памяти,- второй выход, формирователя существенных отсчетов соединен непосредственно с входбм формирователя импульсов записи и первым управляющим входом переключателя адреса и через первый счетчик с первым входом блока вычитания и первым информационным вяодом переключателя адреса, выход которого соединен с вторым входом блока буферной памяти, второй счетчик, выход которого соединен с вторым входом блока вычитания и вторым информационным входом переключателя адреса, второй выход синхронизатора соединен с вторым управляющим входом пе.реключателя адреса и входом формирователя импульсов считывания, выход которого соединен с первьы входом формирователя кадра, выход которого соединен с выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения информационной гибкости, в него введены блок памяти, регистр адреса и информации, третий счетчик, элементы ИЛИ, элемент ИЛИ-НЕ, ключи, инвертор,,элементы задержки и шина управления, выход блока буферной памяти соединен с первым входом первого ключа и информационным входом регистра адреса и информации, адресный и информационный выходы которого соединены с первым и вторым входами. блока памяти, выход которого соединен с первым входом второго ключа, выходы первого и второго ключей, соединены с входами первого элемента ИЛИ, выход которого соединен с вторым входом формирователя кадра, выход формирователя импульсов.записи соединен с первым вхОдом второго элемента ИЛИ, управляющим вхо- Е дом регистра адреса и информации и через первый элемент задержки с третьим входом блока буферной памяти, выход формирователя импульсов считывания соединен с третьим

Ф входом блока памяти и вторым входом второго элемента ИЛИ, выход которого соединен с четвертым входом блока буферной памяти, первый и второй выходы блока вычитания соединены с Cg) первыми входами соответственно третьего и четвертого ключей, выход четвертого ключа соединен с вторым входом формирователя существенных отсчетов, второй вход Объединен с первым входом элемента ИЛИ-НЕ и подключен к шине управления, выход элемента ИЛИ-НЕ соединен с вторым входом третьего ключа, выход которого соединен с первым входом третьего, счетчика, первый выход которого соединен с,четвертым входом блока памяти, второй выход третьего счетчика соединен непосредственно с первыми входами пятого и шестого ключей и вторым входом второго ключа, через второй элемент задержки с вто рым входом элемента ИЛИ-НЕ и через инвертор с вторым входом первого

1012311 ключа и первым входом седьмого клк ча, второй. выход синхронизатора соединен с пятым входом блока памяти, вторым входом седьмого ключа и вторым входом пятого ключа, выход которого соединен с вторым входом третьего счетчика, выходы шестого

Йзобретение относится к измерительной информационной технике и может быть использовано в измерительных информационных системах с сокращением избыточности информации. 5

Известно устройство для передачи информации, содержащее синхрониза, тор, решающий блок, включающие блоки управления записью и считывани» ем, блок вычитания, блок накопителя Я буферной памяти. Устройство производит сокращение избыточности и выделяет существенные сигналы, по которым можно с требуемой точностью восстановить измеряемые процессы и передать их с дополнительной служебной информацией на приемную сторону g1).

Однако в указанном устройстве не обеспечивается равенство средней частоты записи слов с существенными сигналами и частоты считывания.

Не обеспечивается также точного восстановления измеряемых процессов в режиме ускоренного воспроизведения в промежутки времени от момента на чала цикла считывания до появления первого существенного сигнала рас-., сматриваемого датчика. Последний недостаток делает практически невозможным применение устройства в ре- 30 жиме ускоренного воспроизведения.

Наиболее близким к предлагаемому является устройство для передачи информации, содержащее синхронизатор, первый выход. которого подключен к первому входу коммутатора, вторые входы которого являются входами устройства, а выход соединен с первым входом решающего блока, первый выход которого подключен к первому 40 входу блока накопителя буферной памяти, а второй выход соединен со входом включающего блока управления записью, со входом формирователя импульсов записи и с пеРвым sxo- 45 дом переключателя адреса, выход ко- . торого подключен ко второму входу блока накопителя буферной памяти, а второй вход соединен с выходом включающего блока управления записью и с первЪм входом блока вычитаи седьмого ключей соединены с входами второго элемента ИЛИ, выход которого соединен с входом второго счетчика, шестой вход блока памяти и второй вход шестого ключа объединены и подключены к второму выходу формирователя существенных отсчетов. ния, второй вход которого подключен к выходу включающего блока управления считыванием н к третьему входу переключателя адреса, четвертый вход которого соединен со вторым выходом синхронизатора и со входом формирователя импульсов считывания, выход которого подключен к первому входу блока форьырования выходного кода, выход которого является выходом устройства.

В описанном устройстве устанавливается код максимально возможной ошибки, обеспечивающий среднюю частоту записи слов с существенными сигналами, равной частоте считывания, устанавливаемой синхронизатором Q3 .

Однако область применения данного устройства является узкой. Оно не может обеспечить ускоренной выдачи запомненной информации с частотой, существенно превышающей частоту записи, так как максимально возможная частота считывания равна частоте переключения коммутатора.

Между тем режим ускоренного воспроизведения необходим для ряда объектов измерения, в которых сокращение избыточности необходимо для сокращения времени сеанса связи, во время каждого из которых необходимо надежно принять всю накопленную между сеансами связи информацию (и, даже возможно принять несколько раз).

Цель изобретения — расширение области припенения устройства за счет обеспечения возможности функционирования его в режиме ускоренного воспроизведения.

Поставленная цель достигается тем, что в устройство для передачи информации, содержащее синхронизатор, первый выход которого соединен с первым входом коммутатора, вторые входы которого соединены с вяодами устройства, выход коммутатора соединен с первым входом формирователя существенных отсчетов, первый выход которого соединен с первым входом блока буферной памяти, второй выход формирователя существенных отсчетов соединен непосредственно с входом

1012311 блока памяти вторым входом седьмого ключа и вторым входом пятого ключа, выход которого соединен с вторым входом третьего счетчика, выходы шестого и седьмого ключей соединены с входами второго элемента ИЛИ, выход которого соединен с входом второго счетчика, шестой вход блока памяти и второй вход шестого ключа объединены и подключены к второму выхо-. ду формирователя существенных отсчетов.

На чертеже представлена стуктурная схема предлагаемого устройства для передачи информации.

Устройство содержит шину 1 управления, ключ 2, элемент .ИЛИ-НЕ 3, ключ 4, коммутатор 5,-синхронизатор б, формирователь 7 существенных отсчетов, блок 8 буферной памяти, первый счетчик 9 (включающий блок управления записью), переключатель 10 адреса, формирователь 11 импульсов записи, элемент ИЛИ 12, регистр 13 адреса и информации, элемент 14 задержки, блок 15 памяти, элемент 16. задержки, счетчик 17, ключи 18, 19. и 20, инвертор 21, ключи 22 и 23, элемент ИЛИ 24, счетчик 25 (включающий блок управления считыванием), формирователь 26 импульсов считывания, формирователь 27 кадра, элемент ИЛИ 28 и блбк 29 вычитания. !

Схема формирователя 7 существенных отсчетов определяется методом выделения существенных отсчетов. В простейшем случае выделения существенных отсчетов по способу предсказания нулевого порядка формирователь

7 включает (на чертеже не показаны) приемный регистр, на который поступает код величины сигнала соответствующего датчика из коммутатора, блок оперативной памяти, в котором хранятся коды существенных сигналов для каждого датчика, и вычитатель, на входы которого поступают значения кода величины сигнала датчика и код величины существенного сигнала из ячейки оперативной памяти, адрес которой. определяется номером датчика. Вычитатель находит величину модуля разности и сравнивает ее с до-. пустимой, хранящейся в специальном регистре, входящим также в формирователь 7. Если модуль разности больше допустимой величины, выделяется импульс, по которому в ячейку оперативной памяти с номером датчика записывается код величины сигнала.

Первым выходом формирователя 7 является выход параллельного кода из приемного регистра, а вторым выходом — выход вычитателя, на котором

-формируется импульс для изменения содержимого ячейки оперативной памяти. Кроме входа, на который постуформирователя импульсов записи и первым управляющим входом переклю-чателя адреса и через первый счетчик с первым входом блока вычитания и первым информационным входом переключателя адреса, выход которо5 . ro Соединен с вторым входом блока буферной памяти, второй счетчик, выход которого соединен с вторым входом блока вычитания и вторым информационным входом переключателя адреса, второй выход синхронизатора соединен с вторым управляющим . входом переключателя адреса и входом формирователя импульсов считывания, выход которого соединен с 15 первым входом формирователя кадра, выход. которого соединен с выходом устройства, введены блок памяти, регистр адреса и информации, третий счетчик, элементы ИЛИ, элемент ИЛИ 2О ИЛИ-НЕ, ключи, инвертор, элементы задержки и шина управления, выход блока буферной памяти соедйнен с . первым входом первого ключа и информационным входом регистра айреса и . 25 информации, адресный и информационный выходы которого соединены с первым и вторым входами блока памяти, выход которого соединен с первым входом второго ключа, выходы первого,З и второго ключей соединены с входами первого элемента ИЛИ, выход которого соединен с вторым входом формирователя кадра,.выход формирователя им-пульсов записи соединен с первым входом второго элемента ИЛИ, управляющим входом регистра адреса и информации и через первый элемент задержки с третьим входом блока буферной .памяти, выход формирователя импульсов считывания соединен с тре- 40 тьим входом блока памяти и вторым входом второго элемента ИЛИ,.выход которого соединен с четвертым входом блока буферной памяти, первый и второй выходы блока вычитания соединены 45 с первыми входами соответственно третьего и четвертого ключей, выход четвертого ключа соединен с вторым вхо- дом формирователя существенных отсчетов, второй вход объединен c первым входом элемента ИЛИ-НЕ и подключен к шине управления, выход элемента ИЛИ-НЕ соединен с вторым входом третьего .ключа, выход которого соединен с первым входом третьего счетчика, первый выход которого соединен ,с четвертым входом блока памяти, второй выход третьего счетчика соединен непосредственно с первыми входами пятого и шестого ключей и вторым входом второго ключа, через второй элемент задержки с вторым входом элемен- та ИЛИ-НЕ и через инвертор с вторым входом первого ключа и первым входом седьмого ключа, второй выход синхронизатора соединен с пятым входом 65

1012311 на который поступает код.допустимой величины максимальной ошибки и сигнал требования на ее замену в указанном выше специальном регистре. При поступлении такого сигнала на первом выходе формирователя формируется код величины допустимой максимальной ошибки, снабженный осо- 1О бым (например нулевым) номером датчика, а на втором выходе появляется . импульс требования на запись. не показаны), например, счетчик до величины общего числа .датчиков, высокоточные аналоговые переключатели, управляемые сигналами счетчика и выделяющие сигнал датчика, имеющего номер, сформированный в счетчике, аналого-цифровой преобразователь,. 20 определяющий код величины сигнала датчика. На выходе коммутатора 5

Формируется код номера датчика (из счетчика) и код величины сигнала датчика (из аналого-цифрового преобра- 25 зователя).

Ключи, например, выполнены, как комплекс элементов И, один из входов которых подключен к общей шине, на которую заведен вход управления. На .yg второй вход элементов И заводятся . коммутируемае коды.

Формирователь 27 кадра выполнен, например, в виде сдвигового регистра На первый вход его подается им» З5 пульс, по которому в сдвиговый ре- гистр заносится код, сформированный на втором входе формирователя 27.

В дальнейшем при сдвиге этот код .преобразуется Hs параллельного в последовательный и подается в передатчик, иэ которого сигналы следуют непосредственно в канал связи.

Элемент 14 задержки. заднего фронта выполнен, например, на одновибраторе. Элемент 16 задержки выполнен",45 например, в виде комбинации двух одновибраторов: один для сдвига заднего фронта входного импульса, другой дпя сдвига переднего фронта.

Переключатель 10 адреса выполнен, 50 например, в виде ряда схем И-ИЛИ, у которых к одному из элементов И подключен определенный разряд счетчика 9 и сигнал управления подключением адреса записи, а ко второму элемен- 55 ту И подключен тот же разряд счетчика 25 и сигнал управления подключением адреса считывания.

Первый иэ режимов - обеспечиваю.щий среднюю частоту записи слов с существенными сигналами равной частоте считывания — характеризуется наличием потенциала логической "1" на шине 1 управления. Этот потенциал открывает ключ 2 и попадает на вход элемента ИЛИ-НЕ 3. Таким образом, на выходе этого элемента формируется потенциал логического

"0", закрывающий ключ 4.

Рассмотрим процесс записи слов с существенными отсчетами.

Входными сигналами устройства являются выходные сигналы датчиков, из которых для обеспечения временной привязки параметров хотя бы один должен быть датчикам времени (таймером). Сигналы с датчиков.поступают на коммутатор 5, переключающий по сигналам с общего синхронизатора 6. После каждого переключения сигналы с очередного датчика поступают на формирователь 7, где происходит выделение существенных отсчетов, по которым на приемной стороне можно с требуемой точностью, восстановить все измеряеьне процессы. Каждый иэ существенных отсчетоЬ снабжен в формирователе 7 кодом номера датчика. Для обеспечения временной привязки используются сигналы таймера, записываемые с определенными группами существенных отсчетов (или даже с каждым существенным отсчетом).

Таким образом, на выходе формирователя 7 образуются слова с существенными отсчетами, поступающие на информационные входы блока 8 буферной памяти. Если Формирователь 7 выделил слово с существенным отсчетом, на втором (служебном) выходе формирователе 7 формируется импульс требования на запись, который подапает код величины сигнала и номера датчика, формирователь 7 имеет вход, Коммутатор S включает (на чертеже

Формирователи, 11 и 26 импульсов записи и считывания выполнены, напри-40 мер, в виде одновибратора, уменьшающего длительность входного импульса.

Одновибратор подключен к дифференцирующему элементу, выделяющему сигнал, синФазный заднему фронту,сигна- Я ла одновибратора. Дифференцирующий элемент подключен к усилителю-формирователю, который выдает импульс с параметрами, необходимыми для обеспечения нормальной работы устройства.

Блок 8 буферной памяти выполнен .на стандартных микросхемах К565РУЗА (аналогичным таким микросхемам, как

К565РУ1А или К507РУ1А/.

Блок 15 памяти представляет собой накопитель памяти на стандартных миксхемах, снабженный переключателем адреса и усилителями-формирователями импульсов.

Остальные элементы и блоки, входящие в состав устройства, являются стандартными и не требуют особых пояснений.

Работа устройства для передачи информации происходит в двух основных режимах.

1012311 ется на вход счетчика 9, содержимое которого после поступления импульса требования на запись увеличивается на единицу. Импульс требования на запись, кроме того, поступает на первый управляющий вход переключателя 10 адреса, в результате чего на его выходе, подключенном к адресному входу блока 8, буферной памяти, формируется код адреса записи нэ счетчика 9. Далее импульс требования на запись подается на формирователь 11 импульсов .записи, в котором иэ переднего фронта поступившего импульса, задержанного на опре» деленное время, формируется узкий (по сравнению с импульсом требования на запись) импульс, поступающий на элемент ИЛИ 12 и на управляющий вход регистра 13. После прохождения элемента ИЛИ 12 импульс попадает на вход управления считыванием (в регистр адреса подается номер датблока 8 буферной памяти. При этом происходит считывание существенного отсчета из блока 8 буферной памяти в регистр 13 адреса и информации

25 чика, а все- остальные разряды слова, с существенными сигналами поступают в регистр информации). Выходы разрядов регистра 13 адреса и информации 30 подключены соответственно с адресным входам записи и информационным входом блока 15 памяти. Из импульса требования на запись и сигнала, выданного формирователем 11 импульсов записи, формируется управляющий сигнал, по которому код из регистра 13 запоминается в ячейке блока 15 памяти, код номера которой также храB РегисТРе 13. Импульс с вы 40 хода формирователя 11 импульсов за-. писи проходит элемент 16 задержки на время, достаточное для считывания в регистр 13, и поступает на вход управления записью блока 8 буферной памяти. При этом происходит 45 запись слова .в ячейку блока 8 буфер- ной памяти, номер которой определя-, ется содержимам счетчика 9,т.е. именно в ту ячейку, предыдущее содержимое которой .было считано непосред- 50 ственно перед этим в регистр 13.

Таким образом, в ячейки с последовательно увеличивающимися номера ми блока 8 буферной памяти заносятся все слова с существенными отсчета,ми. Перед каждой записью содержимое ячейки, в которую должно быть записано слово с существенным отсчетом, переносится в блок 15 памяти. При этом запись производится 60 .в йчейку с номером, соответствующим номеру датчика, а сам этот номер может не запомниться. Т.е. для каж дого датчика в блоке 15 памяти sano- минается код последнего иэ сущест- g5 енных отсчетов, исчезнувшего из блока 8 буферной памяти вследствие обновления содержимого соответствующей ячейки.

Для анализа процесса считывания нэ блока памяти и формирователя выходного кода необходимо установить, какие нз клвчей открываются в peasме, обеспечивающем среднюв частоту записи существенных отсчетов, равной частоте считывания, а также в чем состоят условия открывания каждого ключа.

В рассматриваемом режиме ключ 2, как указывалось выше, открыт, а ключ 4 - закрыт. Выход ключа 4 под ключен ко входу начальной установки счетчика 17, т.е. поскольку «лвч

4 закрыт, на счетчик 17 начальная. установка не подается. У счетчика

17 имеется два выхода: на-первом нэ них формируется двоичный код числа .импульсов, подаваемых на его счетный вход, а на втором (управляющем) выходе сигнал логического "0" появляется после поступления -на счетный вход количества импульсов, равного числу датчиков.

При любом другом содержимом на этом выходе оказывается сигнал логической "1". Такой выход у счетчика

17 организуется очевидным образом: достаточно соединить пряэые (или инверсные) выходы его триггеров через наборное поле (или кроссиррвку) со входами элемента И-НЕ. Тогда на выходе этого элемента будет присутствовать необходимый управляющий сигнал. Этот второй (управляющий) .сигнал подключается, в частности, ко входам управления ключей 18, 19 и

20 и ко. входу инвертора 21, выход ной сигнал которого подается на входы управления. ключей 22 и 23. Через ключ 18 на счетный вход счетчика 17 поступают импульсы синхронизатора

6, частота которых определяет частоту считывания существенных отсчетов. для передачи на приемнув сторону.

Каково бы не было первоначальное (после включения) содержимое счетчика 17, после поступления определенного числа импульсов.синхронизатора 6 в счетчике 17 установится содержимое, при которрм на его вто- ром выходе появляется запрещающий нулевой потенциал. После этого ключ

18 закрывается, и дальнейшее.прохож дение импульсов на счетный вход счетчика 17 прекращается, а на его втором выходе оказывается неизменный нулевой потенциал. Этот потенциал закрывает ключи 18, 19 и 20 и вызывает формирование единичного разрешающего сигнала на выходе инвертора

21. Этот сигнал, в свою очередь, открывает ключи 22 н 23..1012311

Однако, кроме данного режима, 4g предлагаемое устройство для передачи информации может обеспечивать ускоренную выдачу запомненной информации с частотой, существенно превышающей частоту записи. Режим ус45 коренной выдачи запомненной информации характеризуется тем, что час-. тота импульсов, выдаваемая синхронизатором б на переключение коммутатора 5, оказывается меньше, чем частота импульсов на другом выходе синхронйзатора б (частота импульсов требования на считывание).

В указанном режиме на шине 1 управления присутствует потенциал логического "0". Он может формироваться по внешней команде или же с помощью какого-либо дополнительного блока сравнения частот на выходах синхронизатора 6. Потенциал логического "0" на шине 1 закрывает ключ

60 2, что означает постоянство максимально возможной ошибки, устанавливаемой для формирователя 7.

Таким образом, в данном режиме не могут формироваться служебные слова, свидетельствующие об изменении веТаким образом, в рабочем состоянии дйя режима, обеспечивающего равенство средней частоты записи су» щественных отсчетов о частотой считывания; открыты ключи 2, 22 и 23 и закрыты ключи 4, 18, 19 и 20.

Рассмотрим процесс считывания в данном режиме.

Как указывалось выше, синхронизатор б выдает с постоянной частотой импульсы требования на считывание, Каждый такой импульс поступает на вход блока 15 памяти, где по нему производится выбор ячейки для считы1 вания, код номера которой определяется содержимым счетчика 17 (в данном режиме — постоянным). Импульс требования на считывание происходит через открытый ключ 22 и элемент

ИЛИ 24 на вход счета счетчика 25, после чего содержимое этого счетчика увеличивается на единицу. Кроме того, импульс требования на считывание подается на второй управляющий вход переключателя 10 адреса, в результате чего на адресный вход блока 8 бу= ферной памяти подается содержимое счетчика 25. Также импульс требова- ния на считывание поступает на вход формирователя 26 импульсов считывания, в котором из переднего фронта импульса, задержанного на определенное время, формируется узкий импульс, подаваемый на блок 8 буферной памяти, на блок 15 памяти и на формирователь выходного кода. При этом на выходах блоков 8 и 15 памяти появ- ляется код считанных. слов. Однако, поскольку ключ 19 закрыт, а ключ 23 открыт, на информационный вход формирователя 27 кадра всегда поступает существенный отсчет с выхода блока 8 буферной памяти. Это слово передается в формирователь 27 через открытый ключ 23 и через элемент ИЛИ 28.

Таким образом, стробом с выхода формирователя 26 импульсов считывания в формирователь 27 выходного кода переписывается слово с существенным отсчетом, хранящееся в ячейке блока

8 буферной памяти по адресу, код которого установлен счетчиком 25. Из формирователя 27. кадра информация поступает непосредственно в канал связи с приемной стороной. Г

Содержимое счетчиков 9 и 25 поступает в блок 29 вычитания, где определяется число запомненных и не считанных из блока 8 буферной памяти слов, содержащих существенные отсчеты.

В зависимости от этого числа, на-. зываемого заполнением, блок 29 вычитания устанавливает допустимое значение максимально возможной ошибки для формирователя 7. Это значение передаемся в,формирователь 7 через открытый ключ 2. При этом при заполнении, равном общему числу ячеек блока 8 буферной памяти, значение максимально возможной ошибки должно определяться областью допустимых значений параметров, а при нулевом заполнении (для обеспечения принудительной существенности) максимально возможная ошибка должна быть отрицательной величиной. При изменениях величины максимально возможной ошибки в устройстве может быть предусмотрено формирование специального служебного слова, содержащего код величийы мак15 симально возможной ошйбки, полученный в результате данного изменения.

Такое служебное слово запоминается в блоках 8 и 15 полностью аналогично слову с существенными отсчетами. На

Я приемной стороне служебные слова можно выделить по их адресной части, которая не должна совпадать ни с одним иэ номеров датчиков. Блок 29 вычитания имеет второй выход, на

25 котором формируется высокий управляющий сигнал при равенстве содержимого счетчиков 9 и 25, однако этот сигнал попадает только на закрытый ключ 4 и не может оказать воздействия на работу устройства.

Таким образом, в рассматриваемом режиме всегда устанавливается (и может передаваться) код максимально возможной ошибки, обеспечивающий

3g:ðàâåHñTâî средней частоты записи слав с существенными отсчетами и частоты считывания, устанавливаемой синхронизатором 6.

1012311

12 личины максимальной ошибки. Поэтому в режиме ускоренной выдачи процесс записи слов с существенными отсчетами полностью аналогичен рассмотренному выше процессу в режиме, обес- 5 печивающем равенство частот записи и считывания, а значит повторно процесс записи не рассматривается.. В результате этого процесса в ячейки блока 8 буферной памяти заносятся: все существенные отсчеты, причем при каждой новой записи обновляется содержимое тай ячейки, в которую запись существенных отсчетов производилась раньше всего. Перед каждой записью содержимое ячейки, в которую 15 должна быть проведена указанная запись, считывается и переносится в блок 15 памяти в ячейку, соответствующую номеру -датчика, выдавшего существенный сигнал (код номера датчи- 20 ка при этом может не запоминаться), т.е. для каждого датчика в блоке 15 памяти запоминается код последнего из существенных отсчетов, изчезнувшего иэ блока 8 буферной памяти 25 вследствие обновления содержимого соответствующей ячейки.

Рассмотрение процесса считывания иэ блоков памяти и формирователя выходного кода начинают с момента на- . З0 чала цикла считывания, когда в результате ускоренного (по сравнению с записью) считывания содержимое счетчика 25 .делается равным содержимому счетчика 9. При этом на выходе блока 29 вычитания, подключенном через открытый ключ 4 ко входу началь40

Если до окончания передачи содержимого блока 15 памяти произойдет формирование и запоминание нового существенного отсчета (или нескольких сигналов), то импульс требования на запись вызовет не только увеличение на единицу содержимого счетчика 9, но и, пройдя через открытый ключ 20 и элемент ИЛИ 24, увеличит на единицу содержимое счетчика 25.

Поскольку ключ 22 при этом закрыт, и другим путем содержимое счетчика

25 измениться не может, на втором выходе блока 29 вычитания сохраняется высокий потенциал, свидетельст-, .вующий о равенстве содержимого счет5 чиков 9 и 25. Однако этот потенциал

55 ной установки счетчика 17, формирует-. ся сигнал, обнуляющий счетчик 17.

При этом на первом выходе счетчика

17 появляется код, определяющий номер первого из датчиков (например таймера), а.на втором выходе фориируется единичный разрешающий сит жал, открывающий ключи 18, 19 и 20 и формирующий на выходе инвертора 21 нулевой потенциал. Этот потенциал с выхода инвертора 21 закрывает ключи

22 и 23. Сформированный на втором выходе счетчика 17 передний фронт положительного импульса вызывает появление единичного сигнала на выходе элемента 14 задержки заднего фронта, который может быть выполнен, наприМер, .по схеме одновибратора. Положительный сигнал с выхода элемента 14 формирует нулевой потенциал на выходе элемента ИЛИ-НЕ 3. Данный нулевой потенциал закрывает ключ 4.

Синхронизатор 6 выдает с постоянной частотой импульсы требования на считывание. Каждый такой импульс поступает на вход блока 15 памяти, где по нему производится выбор ячейки для считывания, код номера которой определяется содержимым счетчика 17. На счетный вход счетчика 17 через ключ 18 поступают импульсы требования на считывание, т.е. в бло« ке 15 памяти последовательно (с каждым импульсом требования на считывание) осуществляется опрос содержимого его ячеек. Как уже указывалось, в ячейках блока 15 памяти запоминается для каждого из датчиков код последнего из существенных сигналов исчезнувших иэ блока 8 буферной па-: мяти вследствие обновления содержимого соответствующей ячейки. ИмпульС требования -на считывание поступает на вход формирователя 26 импульсов считывания, в котором из переднего фронта импульса, задержанного на определенное время, формируется узкий импульс, подаваемлй на блок 8 буферной памяти, на блок 15 памяти и на формирователь 27 кадра. При этом на выходах блоков 8 и 15 памяти появляется код считанных слов (дополненный для блока 15 кодом адреса считывания, отражающий номер соответствующего датчика). Однако, поскольку ключ 19 открыт, а ключ 23 закрыт, на информационный вход формирователя 27 кадра поступает слово, считанное из блока 15, дополненное кодом адреса считывания (номером датчика).

Это слово передается в формирователь

27 через открытый ключ 19 и через элемент ИЛИ 28.

Таким образом, после начала цикла считывания в формирователь 27 кадра (и из него в канал связи для передачи на приемную сторону) передаются значения кодов последнего из существенных отсчетов для каждого из датчиков, исчезнувшие из блока 8 буферной памяти вследствие обновления содержимого его ячеек. По этим данным на приемной стороне можно обес1 печить восстановление участка процессов изменения выходнмх сигналов датчиков, начиная с момента начала цикла считывания вплоть до появления первого иэ существенных отсчетов каждого датчика.

14

1012311

10

30 подается на закрытый ключ 4 и не влияет на работу устройства.

После окончания передачи содержимого блока 15 памяти на,втором выходе счетчика 17 устанавливается сигнал логического "0", закрывающий ключи 18, 19 и 20 и устанавливающий единичный потенциал на выходе инвертора 21. Потенциал с выхода инвертора 21 открывает ключи 22 и 23.

Как уже указывалось (при анализе режима, обеспечивающего равенство средней частоты записи слов с существенными сигналами с частотой считывания), при таком наборе открытых и закрытых ключевых схем происходит 15 считывание в формирователь 27 кадра для передачи на приемную сторону содержимого ячеек с последовательно увеличивающимися номерами блока 8 буферной памяти, а номера Я этих ячеек определяются содержимым счетчика 25.

Для того, чтобы сразу по окончании передачи содержимого блока 15 памяти не произошло начальной уста- 25 новки счетчика 17, элемент 14 задержки заднего фронта обеспечивает (через элемент ИЛИ-НЕ 3) эапирание ключа 4 до момента прохожжения нескольких импульсов требования на считывание. Поэтому до окончания нового цикла считывания не может возникнуть равенства содержимого счетчиков 9 и 25 °

Таким ббраэом, по окончании передачи содержимого блока 15 памяти в формирователь 27 кадра поступают слова с существенными отсчетами из блока 8 буферной памяти, начиная с тех, которые раньше всего были записаны в этот блок (т.е. для каждого из датчиков по окончании. передачи содержимого блока 15 на приемную сторону будет передан существенный сигнал непосредственно следующий эа тем, который был передан на блок 15). Такая органиэация передачи позволяет обеспечить восстановление с необходимой точностью всех процессов, измеряеьых датчиками в течение всего промежутка времени, соответствующего циклу считывания.

Применение предлагаемого изобретения позволяет повысить информационную гибкость устройства, что позволяет существенно расширить область применения устройства для передачи информации эа счет обеспечения возможности функционирования в режиме ускоренного воспроизведения. При этом полностью исключаются ограничения на задаваемую частоту импульсов требования на считывание.

1012311

Составитель Н. Бочарова

Редактор М. Келемеш, Техред К.Мыцьo КорректорМ,. Шароши

Закаэ 2771/63 Тираж. 616 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений н открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4