Цифровой частотный дискриминатор

 

(19)SU(11)1052093(13)A1(51)  МПК ⁶    _G01S13/58(12) ОПИСАНИЕ ИЗОБРЕТЕНИЯк авторскому свидетельствуСтатус: по данным на 27.12.2012 - прекратил действиеПошлина:

(54) ЦИФРОВОЙ ЧАСТОТНЫЙ ДИСКРИМИНАТОР

Изобретение относится к радиотехнике и может использоваться в радиолокационных и связных системах для измерения частоты непрерывного или ампли- тудно-модулированного радиосигнала, принимаемого на фоне шумов приемника. Известен цифровой частотный дискриминатор, содержащий два ограничителя, выход первого ограничителя соединен с входами четырех элементов И, вторые входы которых подключены к выходам генератора опорного сигнала, а выходы элементов И соединены с соответствующими входами двух счетных триггеров, выходы которых соединены с соответствующими входами двух элементов 4И-ИЛИ непосредственно и через формирователи, выходы элементов 4И-ИЛИ через элементы ИЛИ соединены с первым выходом устройства, а выход второго ограничителя подключен к входам двух элементов И, вторые входы которых соединены с соответствующими выходами генератора опорного сигнала, а их выходы подключены в одном канале непосредственно, а во втором через инвертор к первым входам двух элементов И, вторые входы которых соединены с первыми входами соответствующих счетных триггеров, а выходы подключены к входам третьего триггера, выходы которого являются вторым и третьим выходами устройства. Однако известное устройство требует для своей работы отдельного разностного канала, что сужает область его применения рамками моноимпульсных радиолокационных систем. Наиболее близким техническим решением к данному изобретению является цифровой частотный дискриминатор, содержащий амплитудный ограничитель, генератор опорного сигнала, фазовращатель на 90^о, реверсивный счетчик, первый и второй каналы, каждый из которых содержит последовательно включенные перемножитель, первый счетный триггер, первый элемент И и элемент ИЛИ, последовательно включенные первый формирователь импульсов и второй элемент И, выход которого соединен с вторым входом элемента ИЛИ, последовательно включенные инвертор, второй счетный триггер и третий элемент И, выход которого соединен с третьим входом элемента ИЛИ, и последовательно включенные второй формирователь и четвертый элемент И, выход которого соединен с четвертым входом элемента ИЛИ, при этом выход амплитудного ограничителя соединен с сигнальными входами перемножителей обоих каналов, выход генератора опорного сигнала соединен с опорным входом перемножителя первого канала непосредственно, а с опорным входом перемножителя второго канала через фазовращатель на 90^о, в каждом из каналов выход перемножителя соединен с входом инвертора, выход первого счетного триггера соединен с входом первого формирователя импульсов своего канала и с вторым входом второго элемента И другого канала, а выход второго счетного триггера соединен с входом второго формирователя импульсов своего канала и с вторым входом четвертого элемента И другого канала, выход первого формирователя импульсов одного канала соединен с вторым входом третьего элемента И другого канала, выход второго формирователя импульсов одного канала соединен с вторым входом первого элемента И другого канала, а выход второго формирователя импульсов одного канала соединен с вторым входом первого элемента И другого канала. Однако известное устройство имеет низкую точность формирования сигнала частотного рассогласования. Цель изобретения увеличение точности формирования сигнала частотного рассогласования. Для этого в цифровой частотный дискриминатор, содержащий амплитудный ограничитель, генератор опорного сигнала, фазовращатель на 90^о, реверсивный счетчик, первый и второй каналы, каждый из которых содержит последовательно включенные перемножитель, первый счетный триггер, первый элемент И и элемент ИЛИ, последовательно включенные первый формирователь импульсов и второй элемент И, выход которого соединен с вторым входом элемента ИЛИ, последовательно включенные инвертор, второй счетный триггер и третий элемент И, выход которого соединен с третьим входом элемента ИЛИ, и последовательно включенные второй формирователь и четвертый элемент И, выход которого соединен с четвертым входом элемента ИЛИ, при этом выход амплитудного ограничителя соединен с сигнальными входами перемножителей обоих каналов, выход генератора опорного сигнала соединен с опорным входом перемножителя первого канала непосредственно, а с опорным входом перемножителя второго канал через фазовращатель на 90^о, в каждом из каналов выход перемножителя соединен с входом инвертора, выход первого счетчика триггера соединен с входом первого формирователя импульсов своего канала и с вторым входом второго элемента И другого канала, а выход второго счетного триггера соединен с входом второго формирователя импульсов своего канала и с вторым входом четвертого элемента И другого канала, выход первого формирователя импульсов одного канала соединен с вторым входом третьего элемента И другого канала, а выход второго формирователя импульсов одного канала соединен с вторым входом первого элемента И другого канала, введены блок управления, знаковый триггер, первый элемент И и последовательно включенные второй элемент И, инвертор, третий элемент И, элемент ИЛИ и регистр сдвига, выход которого соединен с суммирующим входом реверсивного счетчика, соединенного своим вычитающим входом с входом регистра сдвига, при этом выход элемента ИЛИ первого канала соединен с первым входом второго элемента И и вторым входом третьего элемента И, выход инвертора соединен через первый элемент И с вторым входом элемента ИЛИ и с R-входом знакового триггера, S-вход которого соединен с выходом третьего элемента И, выход второго элемента ИЛИ второго канала соединен с вторыми входами первого и второго элементов И, а выход генератора опорного сигнала соединен с тактовым входом регистра сдвига через блок управления. На фиг.1 приведена структурная электрическая схема предложенного устройства; на фиг.2 структурная электрическая схема блока управления; на фиг.3, 4 временные диаграммы напряжений в различных точках схемы предложенного устройства для случаев, когда частота входного сигнала ниже (фиг.3) или выше (фиг.4) частоты опорного сигнала. Цифровой частотный дискриминатор содержит амплитудный ограничитель 1, генератор 2 опорного сигнала, фазовращатель 3 на 90^о, реверсивный счетчик 4, блок 5 управления, первый 6, второй 7 и третий 8 элементы И, инвертор 9, элемент ИЛИ 10, знаковый триггер 11, регистр 12 сдвига, первый 13 и второй 14 каналы, каждый из которых содержит перемножитель 15, инвертор 16, первый 17 и второй 18 счетные триггеры, первый 19 и второй 20 формирователи импульсов, первый 21, второй 22, третий 23 и четвертый 24 элементы И и элемент ИЛИ 25. Блок 5 управления содержит триггер 26 Шмидта, делитель 27 частоты и формирователь 28 импульсов. Цифровой частотный дискриминатор работает следующим образом. На вход амплитудного ограничителя с выхода полосового фильтра (на фиг.1 не показан), полоса которого равна раскрыву дискриминационной характеристики цифрового частотного дискриминатора, поступает колебание, которое ограничивается по амплитуде в амплитудном ограничителе 1 и частота которого ниже частоты опорного колебания, вырабатываемого генератором 2 опорного сигнала (см.фиг. 3). На выходах перемножителей 15 будут появляться импульсы, период повторения которых равен разности входной и опорной частот, причем импульсы на выходе перемножителя 15 первого канала 13 опережают (см.фиг.3,А) по фазе импульсы на выходе перемножителя 15 второго канала 14 (см.фиг.3,Б). На выходах первого и второго счетных триггеров 17 и 18 имеют место четыре импульса, сдвинутые по фазе на 90^о. Первый и второй счетные триггеры 17 и 18 делят частоту поступающих импульсов в два раза, как показано на фиг. 3 В, Г, Д, Е. Первый и второй формирователи 19, 20 импульсов вырабатывают короткие импульсы (см. фиг.3Ж, З, И, К) по заднему фронту импульсов, поступающих с выходов первого и второго счетных триггеров. На выходах первого, второго, третьего и четвертого элементов И 21, 22, 23 и 24 будут появляться короткие импульсы (фиг. 3, Л-Т) в результате совпадений на их входах импульсов с выходов первого и второго счетных триггеров 17 и 18 и коротких импульсов с выходов формирователей 19 и 20 импульсов. В этом случае на выходе элемента ИЛИ 25 второго канала 14 появятся три коротких импульса (см.фиг.3Ф); первый импульс совпадает во времени с коротким импульсом, появляющимся на выходе элемента ИЛИ 25 первого канала 13 (см.фиг.3У). Далее эти короткие импульсы поступают на первый, второй и третий элементы И 6, 7 и 8, причем только на выход первого элемента И 6 проходят короткие импульсы (см.фиг.3,Ч), поступающие с выхода элемента ИЛИ 25 второго канала 14, т.к. с выхода инвертора 9 (см.фиг. 3Ш) поступает запрещающий сигнал в момент совпадения коротких импульсов на выходе второго элемента И 7 (см.фиг.3,Х). Знаковый триггер 11 устанавливается при этом в положение, при котором на одном из его выходов находится потенциал, указывающий, что входная частота ниже опорной. Одновременно короткие импульсы с выхода первого элемента И 6 (см.фиг.3,Ч) поступают через элемент ИЛИ 10 на вход регистра 12 сдвига, время задержки Т_зад. в котором определяется блоком 5 управления (см.фиг.3,Ю), синхронизируемым генератором 2 опорного сигнала, и поступают на суммирующий вход реверсивного счетчика 4. Через время Т_зад. появляются короткие импульсы на выходе регистра 12 сдвига (см. фиг.3,Ы), которые поступают на вычитающий вход реверсивного счетчика 4. При этом на выходах реверсивного счетчика 4 будет находиться код, соответствующий разности частот выходного и опорного сигналов, а знак рассогласования фиксируется на выходе знакового триггера 11 (см.фиг.3Щ). Аналогично цифровой частотный дискриминатор работает в случае, когда частота входного колебания выше опорной частоты генеpатора 2 (см.фиг.4 А-Ю). В том случае, когда отсутствует рассогласование по частоте, знаковый триггер 11 будет находиться в одном положении, а на выходе реверсивного счетчика 4 будет иметь место код, соответствующий нулевой расстройке. Таким образом, использование предложенного устройства позволяет повысить точность формирования сигнала рассогласования в 2 раза.

Формула изобретения

ЦИФРОВОЙ ЧАСТОТНЫЙ ДИСКРИМИНАТОР, содержащий амплитудный ограничитель, генератор опорного сигнала, фазовращатель на 90^o, реверсивный счетчик, первый и второй каналы, каждый из которых содержит последовательно включенные перемножитель, первый счетный триггер, первый элемент И и элемент ИЛИ, последовательно включенные первый формирователь импульсов и второй элемент И, выход которого соединен с вторым входом элемента ИЛИ, последовательно включенные инвертор, второй счетный триггер и третий элемент И, выход которого соединен с третьим входом элемента ИЛИ, и последовательно включенные второй формирователь и четветрый элемент И, выход которого соединен с четвертым входом элемента ИЛИ, при этом выход амплитудного ограничителя соединен с сигнальными входами перемножителей обоих каналов, выход генератора опорного сигнала соединен с опорным входом перемножителя первого канала непосредственно, а с опорным входом перемножителя второго канала через фазовращатель на 90^o, в каждом из каналов выход перемножителя соединен с входом инвертора, выход счетного триггера соединен с входом первого формирователя импульсов своего канала и с вторым входом второго элемента И другого канала, а выход второго счетного триггера соединен с входом второго формирователя импульсов своего канала и с вторым входом четвертого элемента И другого канала, выход первого формирователя импульсов одного канала соединен с вторым входом третьего элемента И другого канала, а выход второго формирователя импульсов одного канала соединен с вторым входом первого элемента И другого канала, отличающийся тем, что, с целью повышения точности формирования сигнала частотного рассогласования, введены блок управления, знаковый триггер, первый элемент И и последовательно включенные второй элемент И, инвертор, третий элемент И, элемент ИЛИ и регистр сдвига, выход которого соединен с суммирующим входом реверсивного счетчика, соединенного своим вычитающим входом с входом регистра сдвига, при этом выход элемента ИЛИ первого канала соединен с первым входом второго элемента И и вторым входом третьего элемента И, выход инвертора соединен через первый элемент И с вторым входом элемента ИЛИ и с R-входом знакового триггера, S вход которого соединен с выходом третьего элемента И, выход второго элемента ИЛИ второго канала соединен с вторыми входами первого и второго элементов И, а выход генератора опорного сигнала соединен с тактовым входом регистра сдвига через блок управления.