Цифровой нелинейный масштабирующий преобразователь

 

Щ1ФРОВОЙ НЕЛИНЕЙНЫЙ МАСШТАБИРУЮЩИЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий блок управлеш1Я, блок деления на два, группу элементов И, сумматор и сдвиговый регистр, выход которого соеди .нен с первыми входами элементов И группы, вторые входат и выходы которых соедипены соответственно с выходом блока деления на два и первым информационным входом сумматора, от л ич а ю щ и йен тем, что, с целью расширения области применения путем преобразоиания произвольных нелинейных зависимостей , в него введены два буферных регистра, два мультиплексора и блок памяти, причем блок управления содержит два элемента И, два триггера, два счетчика, дешифратор и генератор импульсов, выход которого соединен с первым вхо дом первого элемента И, выход которого соединен с входом первого счетчика , выход переполнения которого соединен со счетным входом второго счетчика и первыми входами второго элемента И и первого триггера, второй вход и выход которого соединены соответственно с первым выхо дом и первым входом дешифратора, второй вход которого соединен с разрядным выходом первого счетчика, выход второго элемента И соединен с первым входом второго триггера, выход которого соединен с вторым входом первого элемента И, вход задания шкалы блока управления соединен с установочным входом второго счетчика и вторым входом второго триггера, второй вход второго элемента И блока управления соединен с выходом знака первого буферного регистра, выходы с первого по четвертый дешифратор блока управления соединены I соответственно с входом приема кода первого буферного регистра, входом (П 1;риама кода сдвигового регистра, входом приема кода второго буферного с регистра, и управляющими входами блока деления :ia два и сдвигового регистра , выход первого триггера блока управления соединен с управляющими входами первого мультиплексора и сд сумматора и входом младшего разряда si адреса блока памяти, вход старших со ел разрядов которого соединен с выходом второго счетчика блока управпе1ШЯ , выход блока памяти соединен с 00 первым информационным входом второго мультиплексора и входом блока деления иа два, выход и второй информационный вход второго мультиплексора соединены соответственно с входом сдвигового регистра, вторым входом сумматора и выходом первого мультиплексора , первый и второй информационные входы которого соединены соответственно с выходами первого и второго буферных регистров, установочные входал которых соединены соответ

„„SU„„1057953

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСИИХ

РЕСПУБЛИК . зао G 06 F 15/31

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ:.

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3366506/18-24 Q2) 18. 12. 81 (46) 30.11.83. Б . S"- 44 (72) Г. И. Гильман, В. Н. Пенькин, Г. В. Рог и В. С. Тихонов (53) 681. 325 (088. 8) (56) 1. Смолов В.Б., Фомичев В.С. Аналого-цифровые и цифроаналоговые нелинейные вычислительные устройства.JI., "Энергия", 1974, с. 16, рис. 5-2.

2. Авторское свидетельство СССР

Ф 521563, кл. 6 06 F 5/02, 1977 (прототип). (54) (5/)ЦИФРОВОЙ ИЕЛИНЕ161ЫЙ ИАСИТАБИ

РУЮЩИЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий блок управления, блок деления на два, группу элементов И, сумматор и сдвиговый регистр, выход которого соединен с первыми входами элементов И группы, вторые входы и выходы которых соединены соответственно с выходом блока деления на два и первым информационным входом сумматора, о т л ич а ю шийся тем, что, с целью расширения. области применения путем преобразования произвольных нелинейных зависимостей, в него вве-. дены два буферных регистра, два мультиплексора и блок памяти, причем блок управления содержит два элемента И, два триггера, два счетчика, дешифратор и генератор импульсов, выход которого соединен с первым вхо дом первого элемента И, выход которого соединен с входом первого счетчика, выход переполнения которого соединен со счетным входом второго счетчика и первыми входами второго элемента И и цервого триггера, второй вход и выход которого соединены соответственно с первым выхо— дом и первым входом дешифратора, второй вход которого соединен с разрядным выходом первого счетчика, выход второго элемента И соединен с первым входом второго триггера, выход которого соединен с вторым входом первого элемента И, вход задания шкалы блока управления соединен с установочным входом второго счетчика и вторым входом второго триггера, второй вход второго элемента И блока управления соединен с выходом знака первого буферного регистра, выходы с первого по четвертый дешифратор блока управления соединены соответственно с входом приема кода Я первого буферного регистра, входом

>:миома кода сдвигового регистра, входом приема кода второго буферного регистра и управляющими входами блока деления .ra два и сдвигового регистра, выход первого триггера блока управления соединен с управляющими входами первого мультиплексора и сумматора и входом младшего разряда адреса блока памяти, вход старших разрядов которого соединен с выходом второго счетчика блока управления, выход блока памяти соединен с первым информационным входом второго мультиплексора и входом блока деления ца два, выход и второй информационный вход второго мультиплексора соединены соответственно с входом сдвигового регистра, вторым входом сумматора и выходом первого мультиплексора, первый и второй информационные входы которого соединены соответственно с выходами первого и вто« рого буферных регистров, установочные входы которых соединены соответ1057953

5 с

25

45 ственно с первым и вторым входами задайня параметров шкалы преобразова- теля, выход сумматора соединен с информационными входами первого и вто1

Изобретение относится к устройст- вам для обработки цифровых данных.

Известен цифровой преобразователь содержащий элементы И и ИЛИ, сумматор, дешифраторы, шифраторы, сдвиговые регистры н триггер fl ).

Недостатком известного преобразователя является сложность.

Наиболее близким к предлагаемому по технической сущности является пре образователь, содержащий сую атор эк" вивалентов и руппу схем И, входы которых .соединены с выходами блока деления на два, информационные sxoды.которого соедИнены с группой входных шин, а выходы соединены с входами суыматора экзивалентов, управляющие входы схемы И соединены с выходами двоичного регистра сдвига, информационные входы которого соединены с другой группой входных шин, а управляюший вход соединен-с вы-. ходом блока упранпения, другой выход которого подключен к управляющему

; входу блока деления на два (2 ).

Известный преобразователь может быть использован только в информационно-измерительных системах, работающих с датчиками, характеристики которых линейщик. В то же время в промышленности используют значительное количеств0 типов датчиков с динейнымн хавактеристикеж, напри,мер датчики .температуры, датчики давления и др. При работе информа, ционно-измерительных систем с тахого рода датчиками необходимо выполнить функциональное преобразование, т.е. операцию линеаризации. Для реализацйн лннеаризации могут быть использованы либо цифровое вычислительное устройство, лйбо специализированные анапоговые приборы..

Цель изобретения — расширение области применения преобразователя путем преобразования произвольных нелинейных зависимостей.

t рого буферных регистров н управлякнцим входом второго мультиплексора, выход которого соединен с вторым информационным входом сумматора.

Поставленная цель достигается тем, что в цифровой нелинейный маоштабирующнй преобразователь, содержащий блок управления, блок деленйя на два, группу элементов И, сумматор и сдвиговый регистр, выход которого соединен с первыми входамн элементов И группы, вторые входы и выхоДы которых соединены соответственно е выходом блока деления на два и пердым информационным входом сумматора, дополнительно введены два буферных регистра, два мульти плексора и блок памяти, причем блок управления со15 держит два элемента И, два триггера, два счетчика, дешифратор и генератор импульсов, выход которого соединен с первым входом первого элемента И, выход которого соединен с входом первого счетчика, выход переполнения которого соединен со счетным входом второго счетчика и пврвымн .входами второго элемента И и первого триггера, второй вход и выход которого соединены соответственно с первым входом и первым выходом дешифратора, второй вход которого соединен с разрядным выходом первого счетчика,выход второго. элемента И соединен с первым входом второго триггера,выход которого соединен с вторым вхоДом первого элемента И, вход задания шкалы блока управления соеди-. нен с установочным.входом второго счетчика и вторым входом второго триггера, Второй вход второго элемента И блока управления соединен с выходом знака первого буферного регистра, выходы с первого по четвертый дешнфраусф блока управления соединены соответственно с входом приема кода первого буферного регистра, входом приема кода сдвигового регистра, входом приема кода второго буферного регистра н управляющими входами блока деления на два и сдви1057

3 гового регистра, выход первого

1триггера блока управления соединен с управляющими входами мультиплексора н сумматора и входом младшего разряда адреса блока памяти, вход старших разрядов которого соединен с выходом второго счетчика блока управления, выход блока памяти соединен с первым информационным входом второго мультиплексора и входом 10 блока деления на два, выход и второй информационный вход второго мульTHIIJIGKcopB соединены соответственно с входом сдвигового регистра, вторым входом сумматора и выходом первого мультиплексора, первый и второй информационные входы которого соединены с выходами первого и вто рого буферных регистров соответственно, установочные входы которых соединены соответственно с первым и вторым входами задания параметров шкалы преобразователя, выход сумматора соединен с информационными входами первого и втсрого буферных ре- 25 гистров и управляющим входом второго мультиплексора, выход которого соединен с вторым входом сумматора.

На фиг. 1 нредставлена блок-схема преобразователя; на фиг. 2 - блок-. схема блока управления, на фнг.3временные диаграммы работы блока управления; на фиг.4 - пример воспроизводимой зависимости.

Преобразователь содержит мультиплексоры I и 2, буферные регистры

3 и 4, сумматор 5, группа 6 эле,ментов И,. сдвиговый регистр 7, блок

8 деления на два, блок 9 управления, блок 10 памяти.

Блок управления (фиг.2) содер40 жит генератор 11 импульсов, счетчики 12 и 13, дешифратор 14, триггеры IS и 16, элементы И 17 и 18.

-Работа устройства протекает в два этапа следующим образом: на вход бу45 ферного регистра 3 поступает двоичный код, подлежащий преобразованию, в на вход буферного регист.— ра 4- код минимального значения параметра в новой системе счисления.

На вход блока 9 управления с входа поступает код типа характеристики источника входной информации. Этот код является кодом адреса первой из ячеек блока 10 памяти, хранящих коды координат отрезков прямых линий, аппроксимирующих нелинейную характеристику источника входной ин953 4 формации. Он записывается в счетчик блока управления и с его выхода пос тупвет нв вход блока памяти. 04ик из . его разрядов используется в качестве сигнала, запускающего блок управления. Блок. управления вырвбаI тыввет повторяющиеся серии управляющих сигналов 14иг.3) . Каждая серия содержит управлякящнй сигнал служащий для задания направления передачи информации мультиплексором 1 и системы счисления сумматору; управляющий сигнал дпя приема кода в буферный регистр 3; управляющий сигнал для приема кода в сдвиговый регистр 7; управляющий сигнал для приема кода в буферный регистр 4; управляющий сигнал для схеж деления нв два и сдвига кода в регистре 7.

В начале серии мультиплексор переключается в состояние,обеспечивающее передачу информации нз буферного регистра 3, а.сумматор перево. — . дится в режим операций в двоичном ко1; де. На вход блока памяти подается код адреса первой ячейки, состоящей из нуля:в младшем разряде, и.кода, поданного на вход блока управления, в остальных разрядах. Код нв выходе блока памяти A через блох 8 деления на два и группу элементов И 6 потупа ет на вход сумматора 5. Возникшая нв выходе сумматора разность à-А принимается в буферный регистр 3.По- скольку знак разности а-Л положи1 тельный, мультиплексор 2, управляемый знаковым разрядом этого кода, передается на выход,.код с выхдда блока 10 памяти, который принимается в сдвиговый регистр 7.

После этого младшему разряду Кода адреса блока памяти присваивается . значение "1". Мультиплексор 1 переключается в положение, обеспечивающее передачу информации из буферного регистра 4, а сумматор переводится в режим операций в системе счисления, в которую осуществляется преобразование кода. На выходе блока памяти в соответствии с новым адресом возни" кает код, равный эквиваленту старшего кода А., выраженному в новой системе счисления. Далее производится накопление эквивалентов в буферном регистре 4. К концу первой серии управляющих сигналов в буферном регистре

4 находится величина N +Ы . Затем происходит увеличе ше кода адреса блока на единицу и серия управля25

S 10579 мцих импульсов повторяется вновь. К концу второй серии в буферном регистре 4 находится величина Ц,„;„+рй +йЦ, а в буферном регистре Э величина а -ЬА,1 kA . Описанные серии повторя2 ются до тех пор, пока в сумматоре не возникнет отрицательный результат.

В.соответствии с. этим мультиплексор

2 передает на вход сдвигающего регистра 7 код а -1фА1--дА (описание 10 работы устройства соответствует примеру, приведенному на фиг.4) . После ,выполнения --этой (последней) серии уПравлЯняцих сигналоВ в буферном регистре 4 образуется величина

К . + Ь и 1 +AN < +йй . последняя комbenin понента является частью ЬМ Э, пропорцис1- . - 5 2 ональной отношению

Э

На этом работа устройства заканчивается и на выходе устройства устанавливается выходной код, поступающий, туда из буферного регистра 4.

Количество и протяженность отрезков ломаной, аппроксимирующей конкретную кривую, зависят от заданной точности кусочно-линейной аппроксима-. ции °

Характеристики аппроксимирующей ломанной записывают в блок памяти, при30 чем достаточно записать только по два

1 числа для каждого отрезка ломаной. В качестве этих чисел используют проек/ цию на ось абсцисс отрезка ЬА; в двоичном коде и значение старшего разряда 35 двоичного кода ЬА,, выраженное числом в новой системе счисления. Другими словами это будет часть значения

4N (фиг.2), эквивалентная старшему разряду кода ЬА .

Рассмотрим работу устройства для случая, изображенного на фиг.2.

Для заданной кривой в блоке памяти отведен массив из восьми слов. В нем размещены: в п слове — код А, в и+1 слове — эквивалентное значение старшего разряда ЬА„; в и+2 словекодЬА ; в и+3 слове - код ЭАЙ,,; в

Ъ+4 слове — код,ЬА B n+5 слове—

Э 50 код Мй. ; в и+6 слове — код ЬА, в и+7. слове — код ЭЬЙ,, где ЭЛЙ - эквивалент кода QN - .

Ha вход блока управления подается код адреса 1-й ячейки, являющийся кодом характеристики датчиков.

В соответствии с этим кодом производится обращение к блоку памяти, .код 4А 1.засылается в регистр сдви53 га и в сумматор, где определяется разность а -ЬА . Далее следует обращение к (и+1)-му слову блока памяти. Код эквивалента Ьй„ посылается в блоке деления на два, где последовательно делится на два. Результат с выхода блока деления на два через группу элементов И 6 в соответствии с значением старшего разряда (из оставшихся в регистре 7, сдвиг кода в котором производится в сторону старших разрядов) поступает на вход сумматора. Результат последовательного суммирования, представляющий собой величину AN1, накапливается в ,буферном регистре 4.

Затей производится обращение к .

< (и+2) -му слову блока памяти, код

AALU засылается в регистр 7 и в сумматор 5, где определяется разность а -4А -4А2- ЛЭ. Она приобретает отрицательное значение, так как по заданию а при:надлежит участку А> (фиг.2) .

Далее следует засылка кода а -дА -ЬЛ

° 1 2 в регистр сдвига 7 и обращение к (й+5)-му слову блока памяти.и засылка кода AN в блок деления на два 8.

Затем к коду Ьй 1 +М2 добавляется значение,ф1Э, пропорциональное значеt нию а -ЛА.,—,4А2, в результате чего в буферном регистре 4 образуется код

Ь 1+ ЬМ2+ AN

Э

Код, поступающий на вход устройства для выбора шкалы (;:арактеристики источника входной информации) поступает на вход счетчика 13. Одним из разрядов этого кода производится запуск блока управления и запись остальных разрядов кода в счетчик 13. Код с выхода счетчика поступает на вход блока 10 памяти в качестве кода адреса, но без младшего разряда. Значение младшего разряда кода адреса. блока памяти определяется состоянием триггера 16 (s исходном состоянии значение этого разряда ноль). При пуске происходит установка триггера 15 в единичное состояние . Импульсы с выхода генератора 11 через элемент И 17 поступают на счетный вход счетчика 12.

Код с выходов двух младпих разрядов счетчика 12 поступает на вход дешифратора 14,другой вход которого в-:начале работы находится в нулевом состоянии. Дешифрируя состояние младших (азрядов счетчика, дешифратор вырабатывает сигналы на первом и втором выходах. Второй из них

1057953 используется для приема кода в сдвигающий регистр 7, а первый — для приема кода в буферный регистр 3.

Кроме того, сигнал с его первого выхода устанавливает триггер 16 в 5 единичное состояние. Это приводит к смене адреса на входе блока памяти, а также к смене состояния входов дешифратора. Вследствие этого возникновение сигналов на первом и вто- 10 ром выходах дешифратора запрещается а возникновение сигналов на третьем и четвертом выходах разрешается. Последовательности повторяющихся управляющих сигналов на треть- !5 ем и четвертом выходах дешифратора по их количеству соответствуют максимальному числу разрядов в преобразуемых двоичных кодах и могут быть установлены для конкретного 20 устройства путем выбора числа разрядов и типа счетчика 12.

Блок управления формирует последовательности импульсов на третьем и четвертом выходах до тех пор, пока на выходе счетчика не возникнет сигнал переноса, который устанавливает в нулевое состояние триггер 16 и увеличивает содержимое счетчика

13 на единицу. Оба эти действия изменяют код адреса блока памяти. Далее описанный цикл повторяется, за ним следующий и так до тех пор, пока в момент возникновения сигнала переноса на выходе счетчика 12 в буферном регистре 3 не возникнет отрицательное число. Знаковый разряд из этого буферного регистра открывает элемент

И !8 и сигнал с его выхода устанавливает триггер 15 в ноль. При этом прохождения импульсов с генератора 11 через элемент И 17 на вход счетчика !

2 запрещается и работа блока управления прекращается.

l057953

У ра/лжощиг союбаюь/

Abo адреаса блуа

nwpmu

Синхроииаульс

Йегал. Лунг"

Трипер

Я од афмса гЮ

У раЖамм суннатором и ynbmunne сором

Прием ноба 8 ЯйЗ .9 ал 8 РЮ5

Перенас бйчеттке 42

Прием лада А/44

Делючие,ча Р л+/ < n 3

rp п 5

ПЛ.П. Л

Счещный Вход 8 счежчоке4Ъ

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

©ua 4 е

ВНИИПИ Заказ 9465/52 Тираж 706 - Подписное