Устройство для реализации быстрого преобразования фурье при многоканальной обработке информации

 

УСТРОЙСТВО ДЛЯ РЕАЛИЗАЦИИ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ ПРИ МНОГОКАНАЛЬНОЙ ОБРАБОТКЕ ИНФОРМАЦИИ, содержащее блок управления, входной коммутатор, информационный нмход которого подключен к информационному входу блока памяти, информационный выход которого подключен к информационному входу арифметического блока, инф рмационный выход которого является информационным выходом устройства и подключен к первому информационноку входу входного коммутатора, второй информационный вход которого является информационным входом устройства, триггер, выход которого подключен к управляющим входам входного коммутатора и коммутатора режима, информационный выход которого подключен к адресному входу блока памяти, счетчик , информационный выход блока по .стрянной памяти подключен к входу задания коэффициента арифметического блока, отлича ющеес я тем. что, с целью расширения области применения за счет пространственной обработки сигналов с переменным числом каналов и переменной длиной выборки, в него введены первый и второй коммутаторы управления, блок стековой памяти, элемент ИЛИ, коммутатор, счетчик стека, блок сравнения и счетчик , информационными выход которого подключен к первому входу блока сравнения, выход которого подключен к первому входу элемента ИЛИ и тактовому входу счетчика стека, информационный выход которого подключен к управляющему входу блока S (Л стековой памяти и первому информационному входу первого коммутатора управления, второй информационный, вход которого подключен к информационному выходу счетчика, выходы k+1 (k - число каналов) старших разрядов которого подключены соответственно к информационным входам коммутатора , информационный выход которого подключен ко входу установки в N9 единицу триггера, тактовый вход счет4 чика соединен с тактовым входом счетиэ чика канапов и является тактовым входом устройства, второй вход блока SD сравнения подключен к информационно му выходу блока стековой памяти,-информационный вход которого является входом задания номеров обрабатываемых каналов устройства, причем блок управления содержит первый и второй элементы И-НЕ, сумматор, регистр, первый и второй коммутаторы, регистр сдвига, двоичный счетчик и генератор тактовых импульсов, первый выход которого подключен к счетному входу двоичного счетчика, выход старшего

СОЮЗ СОВЕТСКИХ вввввв

РЕСПУБЛИК

as al) з

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕ ЕНИЙ И 01 НРЬПИЙ

ОПИСАНИЕ ИЗОБРЕ в ввтовововв оа двтвъотви (21) 3614138/18-24 (22) 04. 07. 83 (46) 15. 11. 84. Бюл. 9 42 (72) А.Н.Карташевич, А.В.Герасимов, Е.И.Левша и Г.Г.Гармоза (71) Специальное конструкторско-технологическое бюро с опытным производством при Белорусском государственном университете им. В.И.Ленина (53) 681.32(088.8) (56) 1. Авторское свидетельство СССР

У 809198, кл. С 06 F 15/332, 1979.

2. Авторское свидетельство СССР.

В 1056206, кл. С 06 F 15/332, 1982 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ РЕАЛИЗАЦИИ

БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ ПРИ

МНОГОКАНАЛЬНОЙ ОБРАБОТКЕ ИНФОРМАЦИИ, содержащее блок управления, входной коммутатор, информационный в псод которого подключен к информационному входу блока памяти, информационный выход которого подключен к информационному входу арифметического блока, инф риационный выход которого является информационным выходом устройства и подключен к первому информационному входу входного коммутатора, второй информационный вход которого является информационным входом устройства, триггер, выход которого подключен к управляющим входам входного коммутатора и коммутатора режима, информационный выход которого подключен к адресному входу блока памяти, счетчик, информационный выход блока по.стоянной памяти подключен к входу задания коэффициента "арифметического блока, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет пространственной обработки сигналов с переменныи числом каналов и переменной длиной выборки, в него введены первый и второй коммутаторы управления, блок стековой памяти, элемент ИЛИ, коммутатор, . счетчик стека, блок сравнения и счетчик каналов, информационный выход которого подключен к первому входу блока сравнения, выход которого подключен к первому входу элемента ИЛИ и тактовому входу счетчика стека, информационный выход которого подключен к управляющему входу блока стековой памяти и первому инфориаци- Е онному входу первого коммутатора управления, второй информационный. вход которого подключен к информационному выходу счетчика, выходы

k +1 (k — число каналов) старших разрядов которого подключены соответственно к информационным входам коммутатора, информационный выход которого подключен ко входу установки в единицу триггера, тактовый вход счетчика соединен с тактовым входом счетчика каналов и является тактовым входом устройства, второй вход блока сравнения подключен к информационному выходу блока стековой памяти, информационный вход которого является входом задания номеров обрабатываемых каналов устройства, причем блок ф» управления содержит первый и второй элементы И-BE сумматор, регистр, первый и второй коммутаторы, регистр сдвига, двоичный счетчик и генератор тактовых импульсбв, перьый выход которого подключен к счетному входу двоичного счетчика, выход старшего

4324

112 разряда которого подключен к управляющему входу регистра сдвига и первому входу первого элемента И-НЕ, выход которого подключен к входу установки в ноль триггера, второй выход генератора тактовых импульсов подключен к управляющему входу двоичного счетчика, выход первого разряда которого подключен к второму входу элемента ИЛИ, выход которого подключен к .управляющему входу блока памяти, выход триггера подключен к входу обнуления двоичного счетчика, информационный выход которого подключен к информационному входу первого коммутатора, управляющий вход ко-. торого подключен к информатдрнному выходу регистра сдвига, инверсный инфор, мационный выход которого подключен к первому входу сумматора, выход которого подключен к адресному входу блока постоянной памяти и информационному входу регистра, информационный выход которого подключен к второму входу сумматора, третий выход генератора тактовых импульсов подключен к первому входу второго элемента И-НЕ, второй вход которого соединен с вторым входом первого элемента И-НЕ и подключен к информационному выходу второго коммутатора, информационные входы которого соответственно соединены с выходами k + 1 старших разрядов регистра сдвига, инверсный информационный выход которого объединен с информационным выходом второго коммутатора, выходом второго элемента И-НЕ и подключен к управляющему входу второго коммутатора управления, информационный выход которого подключен к первому информационному входу коммутатора режима, второй информационный вход которого подключен к информационному выходу первого коммутатора управления, управляющий вход которого является входом задания формата устройства и соединен с управляющим входом коммутатора и управляющим входом второго коммутатора блока управления, информационный выход первого коммутатора которого подключен к информационному входу второго коммутатора управления е

Изобретение относится к вычислительной технике, в частности к устройствам для спектрального анализа, и.может быть использовано при решении задач пространственно-временной обработки сигналов.

Известно устройство для реализации быстрого преобразования Фурье (БПФ), содержащее оперативную память, ариф10 метический блок, постоянную память и блок управления, первый и второй выходы которого подключены к адресным входам соответственно блоков оперативной и постоянной памяти, выходы которых подключены соответственно

15 к входам операндов и коэффициентов арифметического блока, третий выход блока управления подключен к входу синхронизации арифметического блока, выход которого подключен к информационному входу блока оперативной паНедостатком устройства являются ограниченные функциональные возможности при определении спектров сигналов с неизвестной стационарностью из-за фиксированного числа каналов и объема обрабатываемых массивов .

Наиболее близким к предлагаемому по технической сущности является устройство для реализации безизбыточного алгоритма БПФ, содержащее арифметический блок, блок постоянной памяти, два блока оперативной памяти, блок управления, причем выходы блока постоянной памяти соединены соответственно с вторым н третьим входами арифметического блока, выход которого подключен к второму входу первого блока оперативной памяти, а первый, второй и третий выходы блока управления соединены с первыми входами соответственно блоков оперативной памяти, арифметического блока и блока постоянной памяти, кроме того, выход

3 3 124324 4 второго блока оперативной памяти соединен с вторым входом арифметического блока, выход которого подключен к второму входу второго блока оператинной памяти, первые и третьи входы которого соединены соответственно с шестым и пятым выходами Блока .управления, четвертый выход которого подключен к тре.. ьему .входу первого ройство обрабатывает четыре действительных массива (2) .

Недостатком данного устройства является ограниченная область применения из-за фиксированной длины вход- 15 ной выборки и малого числа каналов при обработке многоканальных сигналов с меняющейся стационарностью и временем существования, например сиг20 налов по лучам диаграммы направленности антенной решетки.

Цель изобретения — расширение области применения за счет пространственной обработки сигналов с переменным числом каналов и переменной длиной выборки.

Поставпенная цель достигается тем, что в устройство для реализации быстрого преобразования Фурье при многоканальной обработке информации, содержащее блок управления, входной коммутатор, информационный выход которого подключен к информационному входу блока памяти, информационный выход которого подключен к информаци-35 онному входу арифметического блока, информационный выход которого является информационным выходом устройства и подключен к первому информацнон40 ному входу входного коммутатора, второй информационный вход которого является информационным входом устройства, триггер, выход которого подклю ;-ен к управляющим входам входного коммутатора и коммутатора режима, 45 информационный выход которого подключен к адресному входу блока памяти, счетчик, информационный выход блока постоянной памяти подключен к входу задания коэффициента арифметического блока, введены первый и второй коммутаторы управления, блок стековой памяти, элемент ИЛИ, коммутатор, 50 счетчик стека, блок сравнения и счет55 чик каналов, информационный выход которого подключен к первому входу блока сравнения, выход которого подключен к первому входу элемента ИЛИ блока оперативной. памяти. Данное уст- 10 и тактовому входу счетчика стека, информационный выход которого подключен к управляющему входу блока стековой памяти и первому информационному входу первого коммутатора, управления, второй информационный вход которого подключен к информационно" му выходу счетчика, выходы k +1(k— число каналов) старших разрядов которого подключены соответственно к информационным входам коммутатора, информационный выход которого подключен к входу у гановки в единицу триггера, тактовый вход счетчика соединен с тактовым входом счетчика канапов и является тактовым входом устройства, .второй вход блока сравнения подключен к информационному выходу блока стековой памяти, информационный вход которого является входом задания номеров обрабатываемых каналов устройства, причем блок управления содержит первый и второй элементы И-НЕ, сумматор, регистр, первый и второй коммутаторы, регистр сдвига, двоичный счетчик и генератор тактовых импульсов, первый выход которого подключен к счетному входу двоичного счетчика, выход старшего разряда. которого подключен к управляйицему входу регистра сдвига и первому входу первого. элемента И-НЕ, выход которого подключен к входу установки в ноль триггера, второй выход генератора тактовых импульсов подключен к управляющему входу двоичного счетчика, выход первого разряда которого подключен к второму входу элемен.та ИПИ, выход которого подключен к управляющему входу блока памяти, выход триггера подключен к входу обнуления двоичного счетчика, информационный выход которогс подключен к информационному входу первого коммутатора, управляющий вход которого подключен к информационному выходу регистра сдвига, инверсный информа-.

-ционный.выход которого подключен к первому входу сумматора, выход которого подключен к адресному входу блока постоянной памяти и информационному входу регистра, информационный выход которого подключен к второму входу сумматора, третий выход генератора тактовых импульсов подключен к первому входу второго элемента

И-НЕ, второй вход которого соединен с вторым входом первого элемента И-HE

1124324

1О

5 и подключен к информационному выходу.второго коммутатора, информационные входы которого соответственно соеди нены с выходами k +1 старших раарядов регистра сдвига, инверсный инфор- 5 мационный выход которого обьединен с информационным выходом второго ком мутатора, выходом второго элемента

И-НЕ и подключен к управляющему вхо ду второго коммутатора управления, информационный выход которого подключен к первому информационному входу коммутатора режима, второй информационный вход которого одключеи к информационному выходу первого комму- 15 татора управления, управляющий вход которого является входом за) ания формата устройства и соединен с управляющим входом коммутатора и управляющим входом второго коммутатора 20.блока управления, информационный выход первого коммутатора которого нодключен к инфармационйому входу второго коммутатора управления.

На .фиг. 1-4 приведены функциональ-25 ные схемы предлагаемого устройства, блока управления, первого и второго управляемых коммутаторов соответственно.

Устройство для реализации БПФ при ЗО многоканальной обработке информации .(фиг. 1) содержит входной коммутатор

1., блок 2 оперативной памяти, арифметический блок 3, блок 4 постоянной памяти, триггер 5, коммутатор б режима; коммутатор 7 управления, комму" татор 8 управления, блок 9 стековой . памяти, элемент ИЛИ 10, коммутатор

11, счетчик 12 стека, блок .13 сравнения кодов, блок 14 управления, счетчик 15, счетчик 16 каналов.

Блок управления (фиг. 2) содержит двоичный счетчик 1.7, коммутатор 18, . генератор 19 тактовых импульсов, регистр 20 сдвига, сумматор 21, ре-.: гистр 22, коммутатор 23, два элемента И-НЕ 24 и 25. коммутатор 8 управления (фиг. 3) выполнен на базе коммутаторов на

Ъ+1 канал, где k — число обрабатывае50 мых каналов, причем чис,по коммутаторов равно числу разрядов счетчика 15, С помощью коммутатора в зависимости от выбранного числа обрабатываемых каналов входная информация группиру-.

Ф1 ется в 2 группу при занесении в блок оперативной памяти, причем внут- ри .кажцой группы информация заносит-, ся в двоично-инверсиом порядке. Достигается это тем, что адреса, формырующиеся счетчиком 15, передаются на выход коммутатора 8 двоично-инвертированными и сдвинутыми íà k разрядов в сторону младших разрядов.

На место, освободившихся старших разрядов подключаются k разрядов счетчика стека (фиг. 3).

Коммутатор 7 управления (фиг. 4) содержит группу 26 элементов И, группу 27 коммутаторов на два канала, группу 28 элементов ИСКЛБЧАКЩЕЕ ИЛИ и предназначен дпя формирования адресов операндов при выполнении итерации распаковки, необходимой для реализации беэызбыточного алгоритма

БПФ. По второму входу Ху на первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы 28 с второму выхода У5 блока 14 управления подаются сдреса, При выполнении итерации БПФ на вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы 28 подается сигнал "1", а на управляющие входы коммутаторов на два канала группы 27 — сигнал "0". При этом осуществляется прямая передача адресов с блока 14 управления на выход У1 коммутатора. Для формирования адресов операндов при итерации распаковки, являющейся последней, с третьего выхода У4 блока 14 управления на первый вход У6 коммутатора 7, представляющий собой вторые входы элементов И, подается сигнал

"1". Первые входы элементов И группы

26 подключены к инверсным выходам регистра 20 сдвига от (и-k+t)-го разряда до (n+1)-ro. Число элементов

И группы.26 равно tc. В зависимости от выбранного формата массивов обработки выделяется старший разряд . адреса. При выполнении итерации распаковки иэ одного адреса формируются два: прямой н дополнительный и осуществляется сдвиг старших разрядов .. адреса, начиная с (и-$-1)-го до (n-1)-го в сторону старших разрядов ,на один разряд. Сдвиг осуществляется

k коммутаторами на два канала, управляющнми сигналами "1", поступающими с выходов группы 26 элементов на управляющие входы коммутаторов на два канала группы 27.

Устройство работает следующим образом.

Цикл работы состоит из двух режи:мов. режима:. занесения информации в

7 . 1124 блок 2 оперативной памяти и режима обработки занесенной информации. Переключение режима работы осуществля.ется сигналом с выхода триггера 5, который управляет входным коммутатором 1 и коммутатором 6 режима. В начальный момент времени триггер 5 находится в состоянии "0", при этом через вход входного коммутатора 1 к информационному входу блока 2 опера- 1п тивной памяти подключен первый вход

Х устройства, а к адресному входу блока 2 оперативной памяти через вход коммутатора 6 режима - выход. коммутатора 8 управления. По окончании режима занесения информации триггер 5 но второму входу переключается в состояние "1" сигналом с выхода коммутатора 11. При этом к информационному входу блока 2 оперативной памяти через вход входного коммутатора 1 подключается выход арифыетического блока 3, а к адресному входу блока 2 оперативной памяти через вход коммутатора 6 режима выход коммутатора 7; По окончании режима обработки триггер 5 по первому входу устанавливается в исходное состояние сигналом с пятого выхода блока

14 управления. На вход управления 3Q блока 2 оперативной памяти через элелемент ИЛИ 10 в режиме занесения информации сигнал управления записьюсчитыванием подается с блока 13 сравнения кодов,,а в режиме обработки— с первого выхода блока 14 управления.

Рассмотрим режим занесения инфор-. мации. Объем оперативной памяти постоянен. В зависимости от формата он разбивается на 2" подмассивов, в каждый из которых заносится информация одного из входных каналов размер,ностью И/ш, где N — объем оперативной

L .памяти; ш - число подмассивов. Режим

I обработки осуществляется внутри каж- дого подмассива. Число обрабатываемых каналов можно увеличить вдвое, используя безызбыточный алгоритм БПФ при обработке действительных последовательностей.

В исходном состоянии счетчик 15, счетчик 16 каналов, счетчик 12 стековой памяти обнулены, в блок 9 стековой памяти по третьему входу устрой,ства Х занесены номера обрабатывае- 55 мых.каналов. На управляющие входь| коммутаторов 8 и 11 подается код, соответствующий формату обрабатывае324 8 мых подмассивов по второму входу Х устройства. На тактовый вход счетчика 15 подаются импульсы синхронизации каналов по четвертому входу Х устройства. С выхода счетчика 16 каналов на один вход блока 13 сравнения кодов поступает код текущего номера каналов. На другой вход блока

13 сравнения кодов с выхода блока 9 стековой памяти поступает код выбранных каналов, записанный предваритель" но. Прн совпадении кодов блок сравнения кодов выдает сигнал, переключающий счетчик 12 стековой памяти в следующее состояние. По этому же сигналу выборка сигнала изданного кана" ла через входной коммутатор 1 заносится в блок 2 оперативной памяти.

По спаду синхроимпульса, сопровождающего выборку последнего канала,, счетчик 15 переключается в следующее состояние. При этом адреса, формируемые счетчиком 15, подаются на вход коммутатора 8. Для выделения сигнала окончания режима занесения используется коммутатор 11. k информационных входов коммутатора 11 соединены с k старшими разрядами счетчика 15 соответственно. Управляется коммутатор

11 сигналом формата Х . Сигнал с выхода счетчика 15, соответствующий

r заполнению всего объема блока 2 оперативной памяти, через коммутатор 11 поступает на вход триггера 5 и устанавливает его в единичное состояние.

Устройство переходит в режим обработки.

Режим обработки разбивается на два подрежима: подрежим выполнения итераций БПФ и подрежим выполнения итерации распаковки. Число итераций

БПФ определяется сигналом формата Х .

Выполнение итерации БПФ заключается в последовательном выполнении в арифметическом блоке 3 элементарных операций вида А+В W, где А и В операнды, извлекаемые из блока 2 оперативной памяти; W — экспоненциальный множитель, извлекаемый из блока 4 постоянной памяти. Работа устройства при получении адресов операндов

i-й итерации БПФ аналогична прототипу. Двоичный счетчик 17 (фиг. 2), выполненный с отделенным при помощи элемента И первым разрядом от последующих, обнулен сигналом с выхода триггера 5,поступающим по второму входу блока 14 управления (фиг; 1).

9 11243 в регистр 20 сдвига (фиг. 2) . Во все разряды от 1-ro до i-ro занесен потенциал "1", а в остальные от (i+1)го до (8+1)-го — потенциал "0". Коммутатор 18 выполнен на базе коммутаторов на три канала. Связи коммутатора 18 с двоичным счетчиком 17 и регистром 20 сдвига организованы следующим образом. Первые информационные входы коммутаторов соединены с 10 выходом первого разряда двоичного счетчика 17, каждый j-й разряд двоичного счетчика 17 соединен с вторым информационным входом j-го коммутатора, каждый третий информационный 15 вход j-го коммутатора соединен с (j+1)-м разрядом двоичного счетчика.

Управляющие входы j -го коммутатора соединены с выходом 1 -го и (1+1)-го разряда регистра 20 сдвига. При пода-20 че на управляющие входы коммутаторов двух потенциалов "0" на выход j -го коммутатора передается информация с второго информационного входа, при подаче потенциалов "0" и " 1" — 25 информация с первого. информационного входа, при подаче потенциалов "1", " 1" — информация с третьего входа.

На счетный вход двоичного счетчика

17 с генератора 19. тактовых импульсов поступают импульсы обращения к блоку 2 оперативной памяти. Сигнал с второго выхода двоичного счетчика

17, представляющий.собой выход старmeÃo Разряда, счетчика, сдвигает по- 33 тенциал "1" в регистре 20 сдвига в сторону старших разрядов после выполнения очередной итерации БПФ.

Для реализации алгоритма БПФ с замещением на вход элемента И, отделяющего младший разряд двоичного счетчика 17 от старших, с генератора 19 подается сигнал " Ввод-вывод". При

1 потенциале "0" сигнала "Вывод" элемент И блокирует перенос информации, во второй разряд двоичного счетчика 17, при этом на выходе коммутатора ? формируются адреса операндов, выбираемых из блока 2 оперативной памяти. При потенциале "1" сигнала б

"Ввод" элемент И разрешает йеренос информации с младшего разряда двоичного счетчика 17 в следующий разряд .

При этом на выходе коммутатора 7 формируются адреса занесения резуль- татов вычислений итераций БПФ, кото, рые совпадают с адресами выбранных

on ера ндов .

24 10

Одновременно с формированием адресов операндов, выбираемых из блока

2 оперативной памяти,.формируются и адреса для выбора коэффициентов иэ блока 4 постоянной памяти. Для этого предназначен накапливающий сумматор, реализованный на сумматоре 21 и регистре 22 хранения.

После выполнения последней итерации БПФ осуществляется итерация распаковки, необходимая для реализации безызбыточного алгоритма БПФ. Для выделения сигнала конца последней итерации БПФ предназначен коммутатор 23 с +! информационными входами, которые соединены с k +1 ста":шими разрядами регистра 20 сдвига соответственно. Управляется коммутатор

23 сигналом формата Х . После выполнения последней итерации БПФ сигнал

"1" с выхода коммутатора 23 поступает на первый вход элемента И-НЕ 24 и разрешает прохождение синхросигнала по второму входу этого элемента с генератора 19. При состоянии синхросигнала " 1" формируются прямые адреса операндов в коммутаторе 7, при состоянии синхросигнала "0" дополнительные коды для выбора второго операнда, которые необходимы для выполнения безызбыточного алгоритма

БПФ. Одновременно потенциал "1" с выхода коммутатора 23 подается по входу коммутатора 7 на вторые входы элементов И группы 26 элементов И.

В зависимости от сигнала Х 2 переключаются соответствующие коммутаторы на два канала группы 27, при этом происходит распаковка следующего подмассива, Во время выполнения итерации распаковки на вход элемента

И-НЕ 25, предназначенного для формирования сигнала окончания итерации распаковки, подается " 1". После проведения итерации распаковки сигнал с выхода двоичного счетчика 17 через элемент И-НЕ 25 по первому входу переключает триггер 5 в. состояние

0 " . Ha этом устройство прекращает работу.

Предлагаемое устройство позволяет расширить область применения при обработке множества сигналов с неизвестным временем существования за счет воэможности изменения числа обрабатываемых каналов и размерности. (11 1 массивов обрабатываемых выборок сигналов. Примером такой обработки может служить получение спектральных

124324 12 характеристик при наличии движущегося источника шума по лучам диаграммы направленности антенной решетки.

Риг.!

1124324

Фиа2

44ФФока

4nnmug Я ю

mu

uuv1 гл/йУ

bI веачика сеека

1124324

Составитель А.Баранов

Редактор Л.Алексеенко Техред А.Бабинец Корректор В.Гирняк

Заказ 8282/39 Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1 13035, Москва, Ж-35, Раушская наб ., д . 4/5

Филиал ППП "Патент", r.Ужгород, ул.Проектная, 4