Цифровой генератор гармонических функций

 

ЦИФРОВОЙ ГЕНЕРАТОР ГАРМОНИЧЕСКИХ ФУНКЦИЙ, содержащий блок памяти, первый сумматор и коммутатор, отличающийся тем, что, с целью расширения функциональных возможностей за счет генерирования функций с произвольным фазным сдвигом, в него введены второй и третий сумматоры , пять регистров, преобразователь прямого кода в обратный, группа элементов И и блок синхронизации, причем вход знака фазного сдвига генератора подключен к входу блока синхронизации, первый и второй выходы которого подключены к входам синхронизации соответственно первого и второго регистров, третий и четвертый выходы блока синхронизации соединены соответственно с первым и вторым управляющими, входами коммутатора, пятый, шестой и седьмой выходы блока синхронизации соединены с входами синхронизации соответственно третьего , четвертого и пятого регистров, вход приращения аргумента генератора подключен к входу первого слагаемого. первого сумматора, выход которого соединен с информационным входом первого регистра, выход которого соединен с входом BTopoio слагаемого первого сумматора, первым информационным входом коммутатора и входом первого слагаемого второго сумматора, вход второго слагаемого которого подключен к входу задания абсолютного значения фазного сдвига генератора, а выход - к информационному входу второго регистра, вькод которого соединен с вторым информационньп) входом коммутатора, выходы младших (ц-2)-х разрядов которого (и - разрядность аргумента) соединены с информационными входами преобразователя прямого кода в обратный, управляющий вход которого подключен к выходу (ii-l)-ro (Л разряда коммутатора, а выход - к входу первого слагаемого третьего сумматора и первьсми входами элементов И группы, выходы которых соединены с входом второго слагаемого третьего сумматора, выходкоторого соединен с информационным входом третьего регистра, выход которого соединен с входом блока памяти, выходы котоZfi рого подключены к младшим разря:jt дам информационных входов четверо того и пятого регистров, выходы 4 которых соединены с выходами соответ ственно первой и второй функций генератора, выход (n-l)-ro разряда коммутатора соединен с вторыми входами элементов И группы и входом переноса из младшего разряда третьего сумматора, выход л-го разряда коммутатора соединен с входами старшего разряда четвертого и пятого регистров.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК () ч) () )) «s () G 06 F 1/02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA.1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ 1

Н АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ (2i) 3659911/24-24 (22) 04.11.83 (46) 15.05.85. Бюя. Р 18 (72) П.П.Перьков и А.В.Тараха (53) 681.32(088.8) (56) Неслуховский К.С. Цифровые дифференциальные анализаторы. М., "Машиностроение", 1968, с. 91 †1, Авторское свидетельство СССР

Ф 840858, кл. G 06 F 1/02, 1980. (54)(57) ЦИФРОВОЙ ГЕНЕPATOP ГАРМОНИЧЕСКИХ ФУНКЦИЙ, содержащий блок памяти, первый сумматор и коммутатор, отличающийся тем, что, с целью расширения функциональных возможностей за счет генерирования функций с произвольным фазным сдвигом, в него введены второй и третий сумматоры, пять регистров, преобразователь прямого кода в.обратньп», группа элементов И и блок синхронизации, причем вход знака фазного сдвига генератора подключен к входу блока синхронизации, первый и нторой выходы которого подключены к входам синхронизации соответственно первого и второго регистров, третий и четвертый выходы блока синхронизации соединены соответственно с первым и вторым управляющими, входами коммутатора, пятый, шестой и седьмой выходы блока синхронизации соединены с входами синхронизации соответственно третьего четвертого и. пятого регистров, вход приращения аргумента генератора подключен к входу первого слагаемого, первого сумматора, выход которого соединен с информационным входом перного регистра, выход которого соединен с входом второго слагаемого первого сумматора, нерным информационным входом коммутатора и входом первого слагаемого второ» о сумматора, вход второго слагаемого которого подключен к входу задания абсолютного значения фазного сдвига генератора, а выход — к информационному входу второго ре>истра, выход которого соединен с вторым информационным нходом коммутатора, выходы младших (()-2)-х разрядов которого (и — разрядность аргумента) соединены с информационными входами преобразователя прямого кода в обратный, упранляющий вход которого подключен к выходу (и-1)-го разряда) коммутатора, а выход — к входу первого слагаемого третьего сумматора и первыми входами элементов И группы, выходы которых соединены с входом второго слагаемого третьего сумматора, выход которого соединен с информационным входом третьего регистра, выход которого соединен с входом блока памяти, выходы которого подключены к младшим разрядам информационных входов четвертого и пятого регистров, выходы которых соединены с выходами. соответственно первой и второй функций ге»»ерэтора, выход (<)-1) -го разряда коммутатора соединен с вторыми входами элементов И группы и входом переноса из младшего разряда третьего сумматора, выход и --го разряда коммутатора соединен с входами старшего разряда четвертого Й пятого регистров.

1156044

Предлагаемое устройство относится к автоматике и вычислительной технике и может быть использовано в устройствах автоматизированного контроля, синтезаторах и анализаторах 5 сложных сигналов, тренажерах и т.п.

Целью изобретения является расширение функциональных возможностей цифрового генератора гармонических функций за счет генерирования функций с произвольным фазным сдвигом.

На фиг. 1 представлена функциональная схема предлагаемого устройства; на фиг. 2 — временная диаграмма сигналов на выходах блока синхрони- !5 зации при положительных значениях угла фазного сдвига; на фиг. 3 — временная диаграмма сигналов на выходах блока синхронизации при отрицательных значениях угла фазного сдви- 20 га.

Цифровой генератор гармонических функций (фиг. 1) содержит первый сумматор 1, первый регистр 2, коммутатор 3, второй сумматор 4, второй 25 регистр 5, преобразователь 6 прямого кода в обратный, группу элементов И 7, третий сумматор 8, третий регистр 9, блок 10 памяти, четвертый регистр 11,пятый регистр 12 и блок 13 синхронизации.

Прежде чем проанализировать работу всего устройства, рассмотрим взаимодействие преобразователя 6, группы эдементов И 7, третьего сумматора 8, третьего регистра 9 и блока 10 памяти, совокупность которых в дальнейшем будем считать для простоты табличным ПЗУ, где хранятся значения л 27 функции sin x для всех Ох (2 †-„), где — разрядность кодов аргумен"roB первой и второй генерирующих функций, которые формируются на выходах первого регистра 2 и второго регистра 5.

В блоке 10 памяти записаны значе- 45 ния sin х для ..л

2ц

0 х (- — - )

C.

Младшие (и-2) разряда кода аргумента х поступают с выхода коммутатора 3 на информационный вход преобразователя 6. Для всех 0

2 в (и-1)-м разряде этого кода, имеюII щем вес —,. присутствует ноль, вслед2t ствие чего младшие разряды проходят через преобразователь 6 без измене ния. На выходе группы 7 также ноль.

На входах третьего сумматора 8 присутствуют следующие коды: на входе переноса — ноль, «а входе второго слагаемого — ноли во всех разрядах, на входе первого слагаемого — младшие (п-2) разряда кода аргумента х.

Вследствие этого на выход третьего сумматора 8 все (n 2) младших разряда проходят без изменения; по импульсу с пятого выхода блока 13 синхронизации они фиксируются в треть. ем регистре 9, и по полученному адресу из блока 10 памяти считываются

II значения sin x для 0 x- —,.

Н

При х=-, в (Й-1) разряде кода ар2 гумента появляется единица, а в младших разрядах — нули. При поступлении единицы на управляющий вход преобразователь 6 ипвертирует все поступающие на его вход разряды. На все входы элементов И поступают, следовательно, единицы и на ее выходе формируется также единица, поступающая на все входы второго слагаемого сумматора 8; на входе переноса сумматора 8 также присутствует единица.

Сумматор 8 представляет собой обычный двоичный сумматор, поэтому наличие единиц на всех его входах, включая вход переноса, вызывает появление единиц во всех разрядах его выхода. При этом из блока памяти !О считывается код, соответствующий

И 2 II значению аргумента (-, — --) кото2 II рый с высокой точностью равен коду л

Р \ л

s in-. При Ъ /2 хс и на выходе элемен2 тов И присутствует ноль, вследствие чего на выходе третьего сумматора 8

Формируется дополнительный код аргумента, а из блока l0 памяти считывается значения функции на ее нисходящем участке.

При значениях исх -II преобразователь 6, элементы 7, сумматор 8, регистр 9 и блок памяти работают точно так же, как и при Обх

Устройство работает следующим образом.

На его первый вход подается код приращения аргумента d x, на второй вход — абсолютное значение кода A Ч, определяющее величину фазного сдвига генерирующих функций, и на третий вход — знаковый разряд кодабЧ °

Для определенности примем, что в исходном состоянии на выходах

Величина угла фазового сдвига определяется абсолютной величиной кода bq> и ограничена снизу весом з 1 1 56044 4 первого регистра 2 присутствуют ну- третьего цикла это коды sin3dx ли во всех разрядах. На выходе пер- и з1п(ЗЬх+ jbq j) и т.д. Таким образом, ваго сумматора 1 присутствует сумма на выходах устройства формируются содержимого первого регистра 2 и ко- последовательности параллельных кода dx, т.е. фактически dx. С прихо- 5 Зов, представляющие функции sin(mdx) дом первого импульса на вход синхро- и sin(mbx+ 14(1)), где m=1,2,3... низации первого регистра 2 dx запи- Частота смени этих кодов определясывается в него и после этого посту- ется частотой повторения циклов. пает на вторые входы первого сумма- Периоду функции sin(max) сооттора 1 и второго сумматора 4 и на 10 ветствует 2" значений аргумента первый вход коммутатора 3. Вслед за Х вЂ” от 0 до (2 -1), следовательно, этим на первый управляющий вход ком- период функции может быть определен мутатора 3 поступает импульс боль- выражением шой длительности, подключающий к вы- (2 1)4 t ходу коммутатора 3 его первый вход. 4х (1)

На вход синхронизации третьего реги- где ь — период повторения циклов

У стра 9 поступает импульс с пятого b х — десятичный эквивалент ковыхода блока 13 синхронизации, после да 4х. чего импульс на первом управляющем Частота генерируемых функций при входе коммутатора прекращается. С вы- 20 этом определяется выражением хода ПЗУ считывается код sin b .-., 1 ах поступающий на входы регистров 11 Т dt (9""-! ) (2) и 12. Д ф

1 . Далее, если фазный сдвиг

b Минимальный период повторения циклов положителен (в знаковом Разряде ко (он является для выходных функций да gq- О ), приходит импульс на син- интервалом дискретизации) опреде—

Н 11 25 хровход регистра 11, записывая.в не- ляется в основном, удвоенным времеУ

ro код sin dx, если фазный сдвиг d

t ttк

1 приходит импульс на синхро- выражением вход регистра 12 и код sim дх зали- 30 < ="-(

Одновременно с поступлением им1 пульса на вход синхронизации регистра 11 (или регистра 12) поступа- время считывания из блока 1Î ет импульс на вход синхронизации памяти. второго регистра 5. По этому импуль- Иными словами, период дискретису в регистр 5 записывается код зации может быть выбран (и заложен (d 1 СУ)}.

4х+ 14 в узел 1О синхронизации) любым, но

Вслед за этим на второй управляю- не меньше значения, определенного щии вход коммутатора 3 поступает 40 выражением (3). Практически он опреимпульс большой длительности, под- деляется исходя из теоремы Котельниключенный к выходу коммутатора 3 его кова: второй вход, после чего повторяется т д рассмотренный выше процесс с той лишь 2 (4) разницей, что код в1п(4х+ jbqj) запи- 45 где Т вЂ” период генерируемых функций. сывается в регистр 12, если фазный При выбранном периоде дискретисдвиг 4(положителен, или в ре- зации задается приращение аргумента— .гистр 11, если фазный сдвиг отрица- от единицы младшего разряда кода аргумента до значения

К началу второго цикла на выходе 50 (2П"-1 1 сумматора 1 присутствует код 24х. 4 "макс 1- (5)

Второй цикл начинается с поступле- фактически частота генерируемых ния на вход синхронизации регистра 2 сигналов лежит в диапазоне от долей импульса, после чего повторяется вся герца до сотен килогерц. рассмотренная вьпие последовательность55 действий; в конце второго цикла на выходах устройства присуствуют коды

sin 2ах и sin(2bx+jagj). В конце

1156О44 единицы младшего разряда кода аргумента (6)

Верхний предел определяется выражением

Таким обрззом, на выходах устройства вырабатываются в виде параллельных кодов функции:

2 u hv rn ц = ъп (a) где в и

Ьх

1 Ммакс 2 "() (7) =1,2,3.-..;; — разрядность кода аргумента; — десятичный эквивалент кода приращения аргумента; — десятичный эквивалент кода

I фазного сдвига с учетом знака.

Независимо от знака угла фазного сдвига второй аргумент формируется

S в устроистве увеличенным по сравнению с первым. Однако, если фазный сдвиг положителен, в регистр 11 записывается значение функции

sin тьх, а в регистр 12 — sin (шах+

+1й ). Для потребителя это означает„ что сигнал на втором выходе имеет, по отношению к сигналу на первом выходе, положительный фазный сдвиг.

Если задан отрицательный фазный сдвиг, то код sin max записывается в регистр 12, а код sin(m5x+)aqj) регистр 11. Для потребителя это означает, что сигнал на втором выхо20 де имеет, по отношению к сигналу на первом выходе, отрицательный фазный сдвиг.

II56044

Вмл

Ьи.

Фи .2

Знак

У

4 иг. Я

ВНИИПИ Закаэ 3145/44 Тираж 710 Подшнсмое

Филиал ШШ "Патеит", г.Укгород, ул.Проектиам, 4