Устройство обработки дискретной информации

 

1. УСТРОЙСТВО ОБРАБОТКИ ДИСК РЕТНОЙ ИНФОРМАЦИИ, содержащее, три процессора и N мажоритарных элементов , отличающееся тем, что, с целью повьшения надежности связи с абонентом, оно содержит четыре магистральных усилителя, элемент НЕ, блок контроля и блок синхронизации , причем информационные вхо ды - выходы четырех магистральных усилителей подключены соответственно к информационным входам-выходам трех процессоров и устройства,информационные входы первого, второго и третьего магистральных; усилителей подключены к выходу четвёртого магистрального усилителя, а i-е разряды информационных выходов j-го магистрального усилителя (, j- разрядность информации, ) подключены к I -м входам 1 -го мажоритарного элемента , выходы N мажоритарных элементов объединены и подключены к информационному входу четвертого магистрального усилителя, группы управляющих выходов трех процессоров подключены соответственно к трем группам входом блока синхронизации , группа выходов которого подключена к группе управляющих выходов устройства, первьш выход блока синхронизации подключен к первому управляющему входу четвертого магистрального усилителя, второй управляющий вход которого соединен с вторым выходом блока cинxpoнизa p и, с выходом элемента НЕ и с первыми управляющими входами первого, второго : и третьего магистральных усилителей , вторые управляюи91е входы которых подключены к выходу элемента НЕ, информационные выходы первого, второго и третьего магистральных усилителей подключены соответственно к первому, второму и третьему входам блока контроля, первый, второй, треOf ) тий выходы которого подключены соотс ветственно к входам количества сбоев трех процессоров, четвертый выход блока контроля подключен к первому входу блока синхронизации, второй вход которого соединен с входом конца обмена устройства, приCf| чем блок контроля содержит группу ф дешифраторов, три элемента ИЛИ, элемент НЕ, три счетчика и мажоритарный элемент, при этом V -и ; ЭФ разряд J -го входа блока к;онтроЧ ля подключен к J-му входу -го дешифратора группы, J-е выходы дешифраторов группы объединены и подключены к входам j-ro элемента ИЛИ, выход которого подключен к j-му входу мажоритарного элемента и к счетному входу j-яго счетчика, выход которого подключен к j-му выходу блока контроля, выход мажоритарного элемента через элемент НЕ подключен к четвертому вы ходу блока контроля.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (1! ) 4yi) G 06 F 15/16

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3466791/24-24 (22) 07.07.82 (46) 15.05,85. Бюл. ¹ 18 (72) И.Я. Денищенко„ Е.M. Ерзаков. и В.И. Головин (53) 681.32(088.8) (56) Малые ЭВМ и их применение.

М., "Статистика", 1980, с. 77-95.

Патент CUA ¹ 3.921.149, кл. G 06 F 15/16, опублик. 1975. (54)(57) 1 ° УСТРОЙСТВО ОБРАБОТКИ ДИСКРЕТНОЙ ИНФОРМАЦИИ, содержащее.три процессора и N мажоритарных элементов, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности связи с абонентом, оно содержит четыре магистральных усилителя, элемент НЕ, блок контроля и блок синхронизации, причем информационные входы — выходы четырех магистральных усилителей подключены соответственно к информационным входам-выходам трех процессоров и устройства,информационные входы первого, второго и третьего магистральных; усилителей подключены к выходу четвертого магистрального усилителя, а 1 -е разряды информационных выходов 1-ro магистрального усилителя (1=1-М, 1 — разрядность информации, 1=1-3) подключены к / -м входам 1 -го мажоритарного элемента, выходы N мажоритарных элементов объединены и подключены к информационному входу четвертого магистрального усилителя, группы управляющих выходов трех процессоров подключены соответственно к трем группам входом блока синхронизации, группа выходов которого подключена к группе управляющих выходов устройства, первын выход блока синхронизации подключен к первому управляющему входу четвертого магистрального усилителя, второй управляющий вход которого соединен с вторым выходом блока синхронизации, с выходом элемента НЕ и с первыми уп. равляющими входами первого, второго и третьего магистральных усилителей, вторые управляющие входы которых подключены к выходу элемента HE информационные выходы первого, второго и третьего магистральных усилителей подключены соответственно к первому, второму и третьему входам блока-контроля, первый, второй, третий выходы которого подключены соответственно к входам количества сбоев трех процессоров, четвертый выход блока контроля подключен к первому входу блока синхронизации, второй вход которого соединен с входом конца обмена устройства, причем блок контроля содержит группу дешифраторов, три элемента ИЛИ, элемент НЕ, три счетчика и мажоритарный элемент, при этом s -й разряд ) -ro входа блока контроля подключен к 1-му входу (-го дешифратора группы, 1 -е выходы дешифраторов группы объединены и подключены к входам 1--го элемента ИЛИ, выход которого подключен к 1-му входу мажоритарного элемента и к счетному входу

1 ,(-.го счетчика, выход которого нодклю" чен к j --му выходу блока контроля, выход мажоритарного элемента через элемент НЕ подключен к четвертому вы. ходу блока контроля.

11

2. Устройство по п.1, о т л и ч ающе е с я тем, что блок синхронизации содержит К групп элементов задержек (К вЂ” разрядность группы управляющих выходов), группу из К мажоритарных элементов, элемент И вЂ” НЕ, элемент ИЛИ-НЕ и формирователь импульса, выход которого соедйнен с первым входом элемента ИЛИ-НЕ, выход которого соединен с первым входом элемента И-HE второй вход которого подключен к первому входу блока, выход элемента И-НЕ подключен к первому выходу блока, — и разряд j -й группы

56087 входов (2=1-К, j=1 — 3) блока подклю— чен к первому входу -го элемента задержки 6- и группы, вторые входы элементов задержки К групп объединены и подключены к второму входу блока, выход -го элемента задержки .-й группы подключен к -му входу -го мажоритарного элемента группы, выход которого подключен к 1 -му разряду группы выходов блока, выходы первого и второго мажоритарных элементов группы соединены соответственно с входом формирователя импульса и BTQ- рым входом элемента ИЛИ-НЕ.

Изобретение относится к вычислительной технике и может быть использовано в качестве главного центрального процессора многомашинных комплексов. 5

Цель изобретения — повышение на- . дежности связи с внешними устройствами.

На фиг. 1 приведена функциональная схема устройства обработки диск- 10 ретной информации; на фиг. 2 — функциональная схема блока контроля (БК); на фиг. 3 — функциональная схема блока синхронизации (БС) .

Устройство (фиг. 1) содержит про- t5 цессоры 1-3, мажоритарные элементы 4, блок 5 синхронизации, магистральные усилители 6-9, элемент НЕ 10 блок 11 контроля, вход 12 устройства.

Блок 11 контроля (фиг. 2) содер- 20 жит группу дешифраторов 13 элементы

ИЛИ 14-16, элемент HE 17, счетчик

18-20,.мажоритарный элемент 21.

Блок 5 синхронизации (фиг. 3) содержит К групп элементов задержки 22,25 элемент И-НЕ 23, элемент ИЛИ-НЕ 24. формирователь 25 импульса, группу из К мажоритарных элементов 26.

Устройство работает следующим образом. 30

В исходном состоянии первый, второй и третий магистральные усилители 6-8 находятся в режиме "Ввод", а четвертый 9 — в закрытом состоянии. На первые управляющие входы поступает сигнал лог. "0" с выхода элемента HE 10. По информационным шинам каждого -ro процессора (j =1-3) передаются информационные сигналы адреса, которые поступают на входывыходы первого, второго, третьего усилителя 6-8. С их выходом информационные сигналы адреса поступают на J -е (j=1 — 3) входы и на 1-е (1=1-N) входы каждой j-и группы (j=i-3) блока 11. С 1 -х выходов (1=1-t4) информационные сигналы адреса поступают на информационные входы четвертого усилителя 9. При равенстве не менее двух групп информационных сигналов адреса на четвертом выходе блока 11 формируется сигнал лог. "1", который поступает на второй вход элемента И-НЕ 23, который является первым входом блока 12. Синхронизация передачи адреса осуществляется первыми управляющими сигналами, поступающими по первым выходным управляющим шинам каждого процессора (1-3) .

При поступлении не менее двух управляющих сигналов на вход элемен. та 26-1 на его выходе формируется сигнал лог. "0", по переднему фронту которого формирователь 25 передает сигнал лог. "О", поступающий на первый вход элемента ИЛИ-НЕ 24. На выходе элемента ИЛИ-НЕ 24 формируется сигнал лог. "i и поступает на первый вход элемента И-HE 23. з 1156

Если на втором входе элемента И-НЕ 23 присутствует сигнал лог. "1", то I на его выходе формируется сигнал лог. "0", который поступает на первый управляющий вход усилителя 9 3 и разрешает передачу информационных сигналов адреса в унифицированную магистраль системы. По окончании передачи адреса усилитель 9 возвращается в исходное состояние. 10

Аналогичным образом осуществляется передача информационных сигналов данных, которые синхронизируются вторым управляющим сигналом, поступающим на вторые выходные управля- 15 ющие шины каждого 1-го процессора (j=1-3), на входы элементов .26-2.

С его выхода сигнал лог. TI01I поступает на второй вход элемента

ИЛИ-НЕ 24. 20

Ввод информационных сигналов в

J-е процессоры (!=1-3) синхронизируется третьим управляющим сигналом, поступающим по третьим выходным управляющим шинам каждого 1 -ro процессора (1=1-3). При поступлении не менее двух третьих управляющих сигналов на вход элемента 26-3 на его выходе формируется сигнал лог. "0", который 0 поступает на вход элемента НЕ 10, втс рой управляющий вход усилителя 9 и первые управляющие входы усилителей

6-8, Усилитель 9 устанавливается в режим "Ввод", а усилители 6-8 — в режим "Вывод". Информационные. сигналы с выхода усилителя 9 поступают на инФ формационные входы усилителей 6-8 и далее на входные информационные шины -х процессоров (,! =1-3).

Блок 1t работает следующим абразо .

087 4

На соответствующие !-е входы (J =1-3) дешифраторов !3 поступают

Ъ ,f-e группы (J =1-3) информационных сигналов (по { информационных сигналов (1=1-М) в каждой группе). При искажении информации в -м процессоре (j =.1) сигналы лог. "1" формируются на первых и шестых выходах дешифраторов 13, которые поступают на входы элемента ИЛИ 14. При искажении информации в -м (j =2) процессоре сигналы лог. "!" формируются. на вторых и пятых выходах дешифраторов 13, которые поступают на входы элемента

ИЛИ 15. При искажении информации в

J-м процессоре (j=3) сигналы лог."1" формируются на третьих и четвертых выходах дешифраторов 13, которые поступают на входы элементов ИЛИ 16.

Каждый случай искажения информации в 1 -м микропроцессоре (j =1- 3) фиксируется соответственно в первом, втором и третьем двоичных счетчиках

18-20. При переполнении двоичных счетчиков формируются !-е управляющие сигналы, по которым соответствую. щие -е процессоры (j =1,2,3) уста навливаются в режим работы с пульта

:(т.е. останавливаются). Продолжение

его работы осуществляется после устранения неисправности по команде оператора.

В случае искажения информации в двух и более процессорах (1-3) с выхода элемента 21 формируется сигнал лог. "1", который инвертируется элементом НЕ 17 и поступает. на вход элемента -HE 23, который формирует сигнал лог. " 1, запрещающий пере.дачу информации с выхода делителя 9 в информационные шины унифицированной магистрали.

1156087 иапра ль пень!

> i моясь

Э С и 1Ч и .1

)!

Ъ ъ

1156087

i=1

J=2

ВНИИПИ Заказ 3148/47

Тираж 710 Подписное

Филиал ППП "Патент", r. У ж г о р оoд, . у л . Л р оoеeк тTн H а я, 4