Многоканальное приемное устройство

 

МНОГОКАНАЛЬНОЕ ПРИЕМНОЕ УСТРОЙСТВО, содержащее п синхронных детекторов, где п - число каналов многоканального приемного устройства , п-1 фазосдвигающих цепочек, п интегрирующих блоков, решающий блок и задающий генератор, причем выход задающего генератора соединен с входом одного синхронного детектора непосредственно , а с входами остальных п-1 синхронных детекторов через соответствующие фазосдвигающие цепочки, причем выходы синхронных детекторов через интегрирующие блоки соединены с соответствующими входами решающего .блока, отличающееся тем, что, с целью повьщ1ения точности приема информации припроизвольной фазе сигнала, введен блок сброса, выход которого соединен с управляющими входами интегрирующих блоков, а вход соединен с управляющим входом задающего генератора, при этом решающий блок содержит последовательно соединенные блок выделения максимального сигнала и дещифратор сигнала , а также п блоков выделения моду (Л ля сигнала, выходы которых соединены с входами блока выделения максимального сигнала, приЭТОМ входы блоков вьщеления модуля сигнала являются входами рещающего блока. 00 CD ел И И Ы

СО103 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (1) ) А

4(511 Н 04 J 1 02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ .Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНЯТИЙ (21) 3522139/24-09 (22) 13.12..82 (46) 30.06.85. Бюл. Ф 24 (72) А. М, Пономарев, Е. С. Толкачева и В. Ф. Николаев (71) Государственный научно-исследовательский энергетический институт им. Г. М. Кржижановского (53) 621.398(088.8) (56) Харкевич А. А. Борьба с помехами. М., "Наука", 1965,. с. 124. (54)(57) МНОГОКАНАЛЬНОЕ ПРИЕМНОЕ

УСТРОЙСТВО, содержащее и синхронных детекторов, где n — число каналов многоканального приемного устройства, и-1 фаэосдвигающих цепочек, и интегрирующих блоков, решающий блок и задающий генератор, причем выход задающего генератора соединен с вхо» дом одного синхронного детектора непосредственно, а с входами остальных п-1 синхронных детекторов через соответствующие фазосдвигающие цепочки, причем выходы синхронных детекторов через интегрирующие блоки соединены с соответствующими входами решающего блока, отличающееся тем, что, с целью повышения точности приема информации при произвольной фазе сигнала, введен блок сброса, выход которого соединен с управляющими входами интегрирующих блоков, а вход соединен с управляющим входом задающего генератора, при этом pemaющий блок содержит последовательно соединенные блок вьщеления максимального сигнала и дешифратор сигнала, а также и блоков выделения модуля сигнала, выходы которых соединены с входами блока вьщеления максимального сигнала, при .этом входы блоков выделения модуля сигнала являются входами решающего блока, калы с выходов блоков 7-1, 7-и поступают на входы блока 8, в котором происходит их сравнение и выбор максимального из них. Этот максимальный сигнал поступает на вход дешифратора 9. Максимальное значение для сиги, иалов вида сов Ч- " (k-l ), соответствует тому номеру 1, для которого разность $9- (k-1)) минимальна. у

h в диапазоне + „, то на вход дешифратора 9 постуйает сигнал с выхода блока 7-1, равный модулю сигнала с выхода интегрирующего блока 3-1.

При Ч, равном — + — на вход дешиф7

2п ратора 9 поступает сигнал с блока 7-2 при, равном № «+ — с блоМаксимальное значение сигнала на входе дешифратора 9 равно единице и соответствует значениям фаз входно» го сигнала, равным л < -<> (при k п равном 1, 2,..., n) . Минимальное эна" ченне сигнала на входе дешифратора 9 равно величине Cos — и соответству

Jt

-2h ет значениям фаэ входного сигнала, равным 7(21 - !)/2п.Таким образом, при произвольной фазе входного сигнала на входе дешифратора 9 появляется сигнал, величина которого находится в пределах от Cos № до l. Отноше2п ние максимального значения сигнала на входе дешифратора 9 к его минимальному не зависит от фазы входного.сигнала, а определяется только параметром п, т.е. числом параллельных каналов многоканального приемного устройства. При увеличении и это отношение стремится к единице. Независимость диапазона колебания сигнала на входе дешифратора 9 от фазы входного сигнала позволяет надежно обнаружить,присутствие сигнала на входе многоканального приемного устройства при произвольной его фазе и подвергнуть его даль нейшей обработке в дешйфраторе 9.

Сигнал на выходе синхронного детектора l пропорционален косинусу .угла разности фаэ входного и управ-! ! ляющего сигнала. Поэтому сигнал на выходе k-го интегрирующего блока 3 (при k, равном 1,2,..., .n) пропорционален величине Соз(Ч- L (k-l), где Р- фаза входного сигнала относительно сигнала с задающего генератора 4. 55

В решающем блоке б и в блоках 7 решающего блока 6 выделяются значения модулей сигналов с каждого из

Отношение максимального значения сигнала на входе дешифратора 9 к его минимальному значению (т.е. величина, обратная Cos - -„- ) определяет (1 1164895 2

Изобретение относится к электро- интегрирующих блоков 3-1, З-п, Сигсвязи и может использоваться в системах передачи информации по электрическим сетям в тонапьном диапазоне частот. 5

Цель изобретения - повышение точности приема информации при произвольной фазе сигнала, На чертеже представлена структурная электрическая схема многоканаль- t0 ного приемного устройства.

Многоканальное приемное устройство содержит п синхронных детекторов 1-1, Если фаза входного сигнала находится

1 и; п"1 фазосдвигающих цепочек 2-2, 2-и; и интегрирующих блоков 3-1, З-п,!5 задающий генератор 4, блок 5 сброса, решающий блок 6; и блоков 7-1, 7-и выделения модуля сигнала, блок 8 выделения максимального сигнала, дешиф" ратор 9 сигнала. 20

Многоканальное приемное устройство работает следующим образом.

Сигнал с задающего генератора 4 ка 7-3 и т.д. поступает на управляющий вход синхронного детектора l-! и через фазо- 25 сдвигающие цепочки 2 с фазовым сдвигом Titn рад — на управляницие входы остальных синхронных детекторов. Таким образом, управляющие сигналы соседних синхронных детекторов сдвину- З0 ты по фазе друг относительно друга на угол 7/и рад. Входной сигнал, пройдя через синхронные детекторы, !

-1,; l-п, накапливается в интегрирующих блоках 3-1, 3-и в течение заданного периода интегрирования, определяемого по условию отстройки от сетевых помех и равного целому числу периодов частоты сети. Требуемая длительность периода интегрирования 0 формируется в блоке 5. Сигнал с выходов интегрирующих блоков 3-!, 3-и поступают на входы решающего блока 6.

Составитель Н. Лебедянскэя

Редактор М. Дылыи Техред Л. Мартяшова Корректор И. Эрдейн

Тираш 659. Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва Ж-.35 ° Раушская наб., д. 4/5

Заказ 4199/55 филиал IIIIII "Патент"„ г. Ушгород, ул» Проектная, 4

3 проигрыш в отношении сигнал/помеха на входе дешифратора 9 по сравнейию с оптимальным случаем, когда фазы.

1164895 4 входного сигнала и управляющего сигнала синхронного детектора l совпадают.