Ячейка памяти

 

ЯЧЕЙ1СА ПАМЯТИ, содержащая триггер, первый и второй входы-выходы которого соединены через соответствующие адресные транзисторы с первой и второй разрядными шинами, затворы адресньк транзисторов являются адресным входом ячейки памяти, отличающаяся тем, что, с целью повьшейия помехозащищенности, ячейка памяти содержит первый и второй ограничительные элементы, состоящие из последовательно соединенных диода и резистора, причем аноды диодов соединены с одной из разрядных, пшн, а другой вывод каждого из резисторов подключен к соответствующему входу-выходу триггера

СОЮЗ С08ЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (51)4 С 11 С 11 40 зскццоз„„„

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ИАт"- : -. ти;;,:;;:...,. „Ц

@вы®()- „,„

ГОСУДАРСТЕЗЕККЫЙ КОМИТЕТ СССР IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3713689/24-24 (22) 26 ° 03.84 (46) 15.09.85. Бюл. Ф 34 (72) О.А.Титов (71) Московский институт электронной техники (53) 681.327.66 (088.8) (56) IEEE Jorna! of Solid State

Circuits, 1983, V.SC-18, Ф 4, р. 414417.

Электроника,. 1979, т. 52, Н - 20, с. 41-53 (54)(57) ЯЧЕЙКА ПАМЯТИ, содержащая триггер, первый и второй входы-выходы которого соединены через соответствующие адресные транзисторы с первой и второй разрядными шинами, затворы адресных транзисторов являются адресным входом ячейки памяти, отличающаяся тем, что, с целью повышения помехозащищенности, ячейка памяти содержит первый и второй ограничительные элементы, состоящие из последовательно соединенных диоца и резистора, причем аноды диодов соединены с одной иэ разрядных., шин, а другой вывод каждого из резисторов подключен к соответствующему входу-выходу триггера

1 11794

Изобретение относится к цифровой вычислительной технике, в частности к ячейкам памяти, .использующимся в . оперативных запоминающих устройствах с произвольной выборкой.

Цель изобретения — повышение помехозащищеннасти ячейки памяти.

На чертеже показана принципиальная электрическая схема ячейки памяти.

Ячейка памяти содержит триггер, 10 выполненный на транзисторах 1 и 2, истоки которых соединены с шиной питания 3, затворы транзисторов 1 и 2 соединены соответственно со стоками транзисторов 2 и 1, которые подключены к резисторам 4 и 5, другие выводы которых подключены к разрядной шине 6, и к истокам транзисторов 7 и 8, затворы которых подключены к адресной шине 9, диоды 10 и 11, аноды которых соединены с разрядной шиной 12, а катоды подключены к резисторам 13 и 14, другие выводы которых соединены со стоками транзисторов 7 и 8, стоки которых подключены соответственно к 25 разрядным шинам 6 и 12.

Ячейка памяти работает следующим образом.

В режиме хранения информации адресная шина 9 имеет потенциал ниже порогового напряжения транзисторов

7 и 8. Если сток транзистора 1 имеет низкий потенциал, который меньше по .рогового напряжения транзистора 2, а сток транзистора 2 имеет высокий потенциал, который больше порогового напряжения транзистора 1, то это состояние сохранится неограниченное время, если ток утечки закрытого транзистора меньше тока заряда, про40 текающего через резисторы от разрядных шин. Когда ячейка памя ти не выбрана, потенциалы разрядных шин поддерживаются равными высокому уровню, например напряжению питания. При об45 ращении к ячейке памяти возможен случай, когда потенциалы разрядных шин

6 и 12 рауны соответственно низкому и высокому уровню. В этом случае ток через резистор, подключенный к раз32 2 рядной шине 6, снижает высокий потенциал стока транзистора 1 или 2, однако ток от разрядной шины 12 через диод препятствует этому. Параметры диодов 10 и 11 и резисторов 13 и 14 выбираются так, чтобы ток через диод был больше тока через резисторы 4 или 5 в рассматриваемом случае. Это можно осуществить, регулируя концентрацию примеси в слое поликремния, на основе которого создаются резисторы в современных запоминающих устройствах.

Для записи в ячейку памяти нужной ! информации необходимо обеспечить потенциалы адресной шины не ниже, чем сумма порогового напряжения транзисторов 7 и 8 и низкого потенциала на стоках транзисторов 1 или 2.. Если при этом потенциал одной из разрядных шин уменьшить до уровня ниже низкого потенциала на стоках транзисторов 1 и 2, то в узле ячейки памяти, подключенного к этой разрядной шине через транзисторы 7 или 8, установится низкий потенциал, а в другом узле, подключенном к другой разрядной шине, имеющей высокий уровень потенциала, высокий потенциал.

При считывании потенциалы разрядных шин имеют высокий уровень, напри мер потенциал источника питания, а потенциал адресной шины соответствует режиму записи: При этом на разрядной шине, подключенной через транзистор 7 или 8 к стоку транзистора 1 или 2, имеющего низкий потенциал, появится считываемый сигнал в результате разряда шины по цепи последовательно включенных открытых транзисторов 7 -2 или 8-1. Ток через резисторы, который имеет величину менее О, 1 мкА для ячейки памяти с поликремниевыми, резисторами, гораздо меньше тока через транзисторы.

Предлагаемая ячейка памяти позволяет повысить помехозащищенность элемента памяти при долговременном обращении.