Многоканальный функциональный генератор

 

1. МНОГОКАНАЛЬНЫЙ ФУНКЦИОНАЛЬНЫЙ ГЕНЕРАТОР, содержащий генератор тактовых импульсов, соединенный выходом со счетным входом первого управ ляемого делителя частоты, выход которого подключен к входу аргумента первого цифроаналогового интерполятора , соединенного первым и вторым входами ординат с выходами первого и второго цифроаналоговых преобразователей соответственно, блок памяти и блок управления, содержащий дешифратор и первый счетчик адреса, отличающийся тем, что, с целью повышения точности воспроизведения .функций и расширения частотного диапазона выходных сигналов, в иего дополнительно введены с второго по п-й, где п - количество каналов генератора, управляемые делители частоты, с второго по п-й цифроаналоговые интерполяторы, с третьего по 2п-йцифроаналоговые преобразователи , 2п буферных регистров, шифра тор, блок разрешения обмена, дешифратор номера канала, (n+l) элементов И, (п+1) злементов И-НЕ, (п+1) элементов задержки, две группы по (п+1) триггеров и блок передачи кода, а блок управления дополнительно содержит с второго по п-й счетчики адреса, элемент ИЛИ, элемент задержки импульса записи, регистр номера канала и коммутатор, подключенный информационными входами к выходам счетчиков адреса соответственно, а управляющим входом - к выходу регистра номера канала, соединенного входом разрешения записи с входом элемента задержки импульса записи и выходом элемента ИЛИ, подключенного каждым i-M

СО1ОЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„„1191922 A (50 4 С 06 С 7/26 ч

ГОСУДАРСТВЕННЦИ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ УС " еввав

ОЛИСАНИЕ ИЗОБРЕТЕНИЯ

ЙНЬгПО1ЕЙ4

И АВТОРСКОМУ СВИДЕТЕЛЬСТВ / (21-) 3741857/24-24 (22) 22.05.84 (46) )5.11 85, Бюл, В 42 (72) А. Я, Стерлин, С, А, Орехов, Б, П, Подборонов и В. К. Мушкетов (53) 681.335(088,8) (56) Авторское свидетельство СССР

У 840957, кл. G 06 G 7/26, 1979.

Авторское. свидетельство СССР

У 894737, кл. G 06 G 7/26, 1980, Авторское свидетельство СССР

У 1023348, кл. G 06 G 7/26, 1980. (54)(57) 1, МНОГОКАНАЛЬНЫЙ ФУНКЦИОНАЛЬНЫЙ ГЕНЕРАТОР, содержащий гене— ратор тактовых импульсов, соединенный выходом со счетным входом первого управ" ляемого делителя частоты, выход ко торого подключен к входу аргумента первого цифроаналогового интерполятора, соединенного первым и вторым входами ординат с выкодами первого и второго цифроаналоговых преобразователей соответственно, блок памяти и блок управления, содержащий дешифратор и первый счетчик адреса, отличающийся тем, что, с целью повышения точности воспроизведения. функций и расширения частотного диапазона выходных сигналов, в него дополнительно введены с второго по п-й, где n — количество каналов генератора, управляемые делители частоты, с второго по п-й цифроаналоговые интерполяторы, с третье-. го по 2п-й цифроаналоговые преобразователи, 2п буферных регистров, шифратор, блок разрешения обмена, дешифратор номера канала, (n+1) элементов

И, (и+1) элементов И-НЕ, (п+1) элементов задержки, две группы по (п+1) триггеров и блок передачи кода, а блок управления дополнительно содержит с второго по и-й счетчики адреса, элемент ИЛИ, элемент задержки импульса записи, регистр номера канала и коммутатор, подключенный информационными входами к выходам счетчиков адреса соответственно, а управляющим входом — к выходу регистра номера канала, соединенного входом разрешения записи с входом элемента задержки импульса записи и выходом элемента ИЛИ, подключенного каждым

i-м (1 < i (n) входом к i-му выходу дешифратора и счетному входу i-го счетчика адреса, а выходы коммутатора и регистра номера канала соединены с со- /фью ответствующими адресными входами блока памяти, подключенного выходом к С информационному входу блока передачи кода, выход которого соединен с информационными входами 2п буферных регистров и с входом дешифратора номера канала, соединенного выходами с входами разрешения записи 2п регистров соответственно, причем каждый OaaL

i-й регистр подключен выходом к управляющему входу i-ro управляющего делителя частоты, соединенного входом разрешения записи импульсным выходом

i-ro цифроаналогового интерполятора, подключенного аналоговым выходом к выходу i-го канала функционального генератора, а вторым и третьим импульсными выходами — к входам разрешения записи соответственно (2i-1)го и 21.-го цифроаналоговых преобразователей, соединенных- цифровыми входами с выходом (и+1)-ro буферногп регистра, буричем выход генератора

1191922 тактовых импульсов подключен к счетным входам с второго по п-й.управляемых делителей частоты, а каждый i"é (2 « i g n) управляемый делитель час» тоты соединен выходом с входом аргумента i-го цифроаналогового интерполятора, подключенного первым и вторым входами ординат к выходам соответственно (2i"1)-го и 2i-ro цифроаналоговых преобразователей, причем блок разрешения обмена соединен первой группой входов с прямыми выходами триггеров первой группы, второй группой входов — с прямыми выходами триггеров второй группы, а выходом — с первыми входами первого элемента И и первого элемента И-НЕ, причем каждый i-й (1 n +. 1) элемент

И подключен вторым входом к инверс« ному выходу i-ro триггера первой группы, а выходом — к первым входам (i + 1)-го элемента И и (i + 1)-ro элемента И-НЕ, каждый i-й элемент

И-НЕ соединен вторым входом с прямым выходом i-ro триггера первой группы, а выходом - с единичным установочным входом i-го триггера второй группы, подключенного инверсным выходом через j.-й элемент задержки к входам обнулени- i-х триггеров первой и второй групп, причем прямой выход первого триггера второй группы соединен с входом разрешения передачи блока передачи кода, а прямые выходы остальных триггеров второй группы подключены к входам шифратора, соединенного выходом с информационным входом регистра.номера канала и входом дешифратора, а выход элемента задержки . импульсов записи подключен к единичному установочному входу первого триггера первой группы, а единичный установочный вход каждого i-ro (2 6

Цель изобретения — повышение точ"

5 ности воспроизведения функций и расширение частотного диапазона выходных сигналов.

Изобретение относится к автоматике и вычислительной технике и может

"найти применение, в частности, при формировании аналоговых управляющих сигналов в многоканальных электрогидравлических системах управления механическим нагружением при испы< 1 < п+1) триггера первой группы подключен к первому импульсному выходу (i-1)«го цифроаналогового интерполятора.

2, Генератор по п. 1, о т л и » ч а ю шийся тем, что каждый цифроаналоговый интерполятор содержит декодирующую резисторную матрицу, коммутатор, элемент ИЛИ и реверсивный счетчик, счетный вход которого является входом аргумента цифроаналогового интерполятора, выходы признаков переполнения и обнуления реверсивного счетчика подключены к входам элемента ИЛИ, а кодовый выход - к управляющему входу коммутатора, соединенного информационными входами с выходами декодирующей резисторной матрицы, первый и второй входы которой являются соответственно первым и вторым входами ординат цифроаналогового интерполятора, а выход элемента ИЛИ и выходы признаков обнуления и пере" полнения являются соответственно первым, вторым и третьим импульсными выходами цифроаналогового интерполятора, 3. Генератор по и. 1, о т л и— ч а ю шийся тем, что блок разрешения обмена содержит две группы по (n+1) элементов НЕ и элемент И, выход которого является выходом блока разрешения обмена, инверсный вход элемента И подключен к выходам элементов HE первой группы, входы ко" торых являются первой группой входов блока разрешения обмена, а прямой вход элемента И соединен с выходами элементов НЕ второй группы, входы которых являются второй группой входов блока разрешения обмена.

2 таниях различных конструкций, напри" мер авиационных, .3 1191922 4

На фиг. 1 изображена блоксхема счетчики, дешифраторы признаков обмногоканального функционального нуления и переполнения и триггер ре генератора; на фиг. 2 — схема блока верса. управления; на фиг. 3 — схема цифро- Многоканальный функциональный аналогового интерполятора; на фиг, 4- 5 преобразователь работает следующим схема блока разрешения обмена. образом, Многоканальный функциональный. В исходном состоянии обнулены преобразователь (фиг. I) содержит триггеры 12.1,...,12.(п+1) и генератор 1 тактовых импульсов; 13.1,...,13.(n+1) и входные регистры и (где и — количество каналов пре- 10 четных цифроаналоговых преобразоваобразователя) управляемых делителей телей 7.2, 7.4...,; во входные ре2 ° 1,2.2,...,2.п частоты; блок 3 уп- гистры нечетных цифроаналоговых .преравления; блок 4 памяти; и цифроана- образователей 7.1, 7.3,... занесены логовых интерполяторов 5.1. 5п; коды ординат конечных точек первых

2п буферных регистров 6.1, 6.2,... 15 участков интерполяции функций кана6 (2n) 2п (), цифроаналоговых преобра- лов преобразования, во входные регизователя 7,1, 7.2...,7.(2n); блок стры управляемых делителей 2.1 ° ..., 2n

8 передачи кода, дешифратор 9 номе- занесены коды длительностей первых ра канала; шифратор 1О; блок ll раз- участков интерполяции функций канарешения обмена; триггеры 12,1, 12,2., 20 лов преобразования в счетчики

12 ° (n+I) первой группы; триггеры 18.1,...,18.п блока 3 управления

13,1 13 2 1„, +1)

° ° ) ° ..)13.(п 1) второй rpyII 3anHcaHbr единицы младших разрядов, пы; и+I элементов И 14; n+I элемен- соответствующие адресам вторых участ тов И-НЕ 15 и n+I элементов 16 за- ков интерполяции; в регистры 6.1 держки. 25 ...,6.п занесены коды длительностей

Блок 3 управления(фиг, 2 ) содержит вторых участков интерполяции, а в дешифратор 17, и счетчиков 18.1. .. регистры 6.(ntI), ° ..,6.(2n) - коды

18.п еса элеме К Ð ф нт И Ж 19, элемент ординат конечных точек вторых участ20 задержки импульса записи, регистр ков интерполяции, По сигналу "Пуск"

21 номера канала и коммутатор 22 (на gp (цепи приведения узлов в исходное фиг. 2 позициями 23 и 24 обозначены состояние и запуска устройства не соответственно цифровой и импульсный изображены) включается генератор 1, выходы блока управления ). выходные импульсы которого поступаКаждый цифроаналоговый ннтерполя- . ют на счетные входы управляемых тор 5 (фиг. 3) содержит коммутатор З делителей 2.),...,2.п частоты °

25, декодирующую резисторную матрицу пульсы с выходов делителей 2.1, 26, реверсивный счетчик 27 и элемент ...,2,п, частоты следования котоИЛИ 28 (пози иями 29- 3 ц 3 на фиг. 3 рых соответствуют кодам длительнообозначены вход аргумента, первый и стей первых участков интерполяции второй входы ординат, импульсный и 40 функций, поступают на входы аргуаналоговые выходы интерполятора соответственно позициями 34-35 - выходы щью интерполяторов 5. переполнения и обнуления реверсивного 5,п осуществляется кусочно-линейсчетчика ). ная интерполяция воспроизводимых

Блок 11 разрешения обмена (фиг. 4)15 функций в каналах генератора, содержит первую группу из (и+1) элементов НЕ 36, вторую группу из,(п+1) ют следующим образом, Реверсивные элементов НЕ 37 и элемент И 38. счетчики 27 (ф . 3) иг. ) интерполяторов .

Каждый из управляемых делителей накапливают импульс пульсы с выходов дели2 частоты выполнен на счетчике и телей 2 1 2

50 .и соответственно и . регистре, выход которого подключен формируют линейновозрастающие от к установочному входу счетчика сое- нуля до макси

Э до максимума коды развертки диненного входом разрешения установ- первых участ. астков интерполяции по соки кода со свим выходом переполнения. ответствую им щ каналам. Выходные коЦифроаналоговые преобразователи 7 ды счетчиков 27

55 т иков поступают на управсодержат входные регистры для проме- ляющие входы к коммутаторов 25 интержуточного хранения данных. Реверсив- поляторов. Каждый из коммутаторов ные счетчики 27 содержат собственно . 25 переключает выходы соответст1191922 вующей резисторной матрицы 26 таким образом, что напряжение на выходе коммутатора изменяется .ступен. чато от нуля (напряжение на выходе четных цифроаналоговых преобразователей 7.2, 7.4..., каналов ) до- на;пряжения соответствующего коду ординаты конечной точки первого участ» ка интерполяции (напряжение на выходе нечетных цифроаналоговых преобразователей 7. 1, 7. 3,... каналов ).

При достижении кодом счетчика 27

10 своего максимального значения сигнал с выхода признака переполнения счетчика переводит его в режим вычитания импульсов, поступает на второй импульсный выход 35 интерполятора и через элемент ИЛИ 28 - на первый импульсный выход 32 интерполятора. По явление сигнала на выходе 32 свидетельствует об окончании отработки первого участка интерполяции воспроизводимой функции, Предположим, что закончил отработ- 5 ку первого участка интерполятор 5,1, Тогда сигнал с его первого импульс.ного выхода поступает на единичный установочный вход триггера 12.2 и на вхо разрешения записи управляе- З0 мого делителя 2.1. В результате триггер 12.2 устанавливается в единичное состояние, а во входной регистр делителя 2.1 заносится код регистра.

6.1, определяющий длительность вто- 3g рого участка интерполяции. Сигнал с второго импульсного выхода интерполятора 5.1 поступает на вход разрешения записи цифроаналогового преобразователя 7.2, разрешая запись в его 40 входной регистр кода регистра 6.(п+1) определяющего ординату второго участ. ка. Интерполятор 5.1 начинает отработку второго участка, функционируя аналогично указанному, с той лишь 45 разницей, что происходит уменьшение содержимого счетчика 27 и переключение выходов, матрицы 26 в обратном порядке, В результате напряжение на выходе коммутатора 25 изменяется сту- 50 пенчато от напряжения, соответствующего ординате конечной точки первого участка интерполяции (напряжение на выходе преобразователя 7.1), до напряжения, соответствующего ординате 55 конечной точки второго участка интерполяции (напряжение на выходе преобразователя 7.2). При этом переход к отработке следующего участка и реверс счетчика 27 осуществляются в момент обнуления счетчика 27 по сигналу с выхода его признака обнуления.

В процессе отработки второго участка интерполяции функции, воспроизводимой в первом канале преобразователя, обновление информации в регистрах 6.1 и 6.(п+1) происходит следующим образом. Так как в исходном состоянии (до момента записи единицы в триггер 12.1) на прямых выходах триггеров 12,1,...,12.(п+1), 13,1,..., 13,(n+1) были нулевые сигналы, то на выходе блока 11 разрешения обмена также формируется нулевой сигнал. обуславливающий наличие нулевых уровней на выходе элементов 14 и единичных уровней на выходе элементов И-НЕ 15. В результате появления инициирующего сигнала на первом импульсном выходе интерполятора

5,1 триггер 12.2 устанавливается в единичное состояние. Сигнал с прямого выхода триггера поступает на соответствующий вход первой группы входов блока 11 разрешения обмена.

Блок 11 (фиг. 4) работает следующим образом.

В исходном состоянии на входы элементов НЕ 36 и 37 поступают нулевые сигналы, поэтому на прямом и инверсном входах элемента И 38 присутствуют единичные сигналы, обуславливающие наличие нулевого сигнала на выходе блока 11 При подаче на .один из входов первой группы входов блока 11 единичного сигнала на выходе соответствующего элемента

НЕ 36 появляется нулевой уровень.

Так как объединение выходов элементов НЕ 36 образует схему МОНТАЖНОЕ

И, то на инверсный вход элемента

И 38 также начинает поступать нулевой сигнал. В результате на выходе блока 11 появляется единичный сигHBJI

Единичный сигнал с выхода блока

11 проходит через первый элемент

И 14 (на второй вход которого посту" пает единичный сигнал с инверсного выхода триггера 12.1) и поступает на первый вход второго элемента

И-HE 15, на второй вход которого поступает единичный сигнал с прямого выхода триггера 12.2. В результате на выходе второго элемента И-HE 15

7 1!91 появляется нулевой сигнал, обуславливающий установление триггера 13.2 в единичное состояние (триггеры 13 переключаются отрицательными фронта ми импульсов, т,е. переходами сигналов от единичных уровней к нулевым).

По истечении времени, определяемого элементом 16 задержки, триггеры 12.2 и 13.2 возвращаются в исходное нулевое состояние. Сформированный на пря !О мом выходе триггера 13.2 единичный импульс поступает на один из входов второй группы блока 11 и на соответствующий вход шифратора 10, Появление единичного сигнала на входе од- !5 ного из элементов НЕ 37, объединение выходов которых образует в блоке 11 вторую схему МОНТАЖНОЕ И, вызывает формирование нулевого сигнала на прямом входе элемента И 38 и обну- 2о ление сигнала на выходе блока 11.

Выходной сигнал шифратора 10 представляющий собой код номера канала преобразователя, в котором закончилась :отработка текущего участка интерполяции, поступает на вход блока 3 управления (фиг. 2). Дешифратор

17 преобразует входной сигнал в единичный импульс, поступающий на один из входов элемента ИЛИ 19 и на счет- M ный вход счетчика 18.1 адреса первого канала. Выходной сигнал элемента

ИЛИ 19 разрешает запись в регистр .21 кода номера канала и поступает на вход элемента задержки 20, Выходной 35 код регистра 21 устанавливает коммутатор 22 в такое положение, при кото ром к выходу коммутатора 22 подключаются выходы разрядов счетчика 18.1.

На выходе 23 блока 3 управления фор щ мируется код обращения к блоку 4 па" мяти, старшие разряды которого опрсделяют номер канала преобразователя, а младшие разряды определяют номер нового участка интерполяции (в рас- 45 сматриваемом случае — третьего участка). На выходе блока 4 памяти вырабатывается код, соответствующие части разрядов которого определяют .значения длительности третьего участка,ордина-5р ты его конечной точки и номера регистров, в которые эта информация должна быть занесена (в качестве блоков

3 и 4 может быть использован микропро цессор ), 55

Импульс с выхода элемента 20 задержки устанавливает триггер 12.1 в единичное состояние. Единичный сиг922 8 нал с прямого выхода триггера 12.1 поступает на второй вход первого элемента И-НЕ 15 и вход блока 11 разрешения обмена. На выходе блока 11 формируется единичный сигнал, поступающий на первый вход элемента И-НЕ 15.

Перепадом напряжения с выхода элемента И-НЕ 15 триггер 13 ° 1 устанавлива" ется в единичное состояние. Сигнал с прямого выхода триггера 13.1 поступает на управляющий вход блока 8 передачи кода, разрешая считывание информации с выхода блока 4 памяти в . регистры 6.1 и 6.(2n), а также поступает на вторую группу входов блока ll вызывая появление на выходе блока ll нулевого сигнала. По истечении времени, определяемого первым элементом

16 задержки, триггеры 12.1 и 13.1 устанавливаются в исходное нулевое состояние.

Обновление информации об узловых значениях ординат и длительностях участков интерполяции в регистрах

6.2,...,6.(2n) других каналов ïðåобразователя происходит аналогично укаэанному. В тех случаях, когда сиг" налы об окончании текущего участка интерполяции формируются одновременно на выходах двух или более интерполяторов 5, то обновление информации по каналам преобразователя выполняется последовательно, начиная с каналов, имеющих меньший порядковый номер. Соблюдение очередности обеспечивается тем, что при окончании отработки текущего участка интерполяции в i-м (1 . i (и) канале преобразователя и установлении триг- . гера 12.(i+1) в единичное состояние нулевой сигнал с инверсного выхода этого триггера запирает (д+1)-й элемент И 14 запрещая прохождение единичного выходного сигнала блока !1 разрешения обмена на вторые входы элементов И-НЕ 15 последующих каналов.

Таким образом, введение в состав устройства новых узлов и связей позволяет повысить точность воспроизведения функций, расширить частотный диапазон выходных сигналов за счет независимого задания длительностей участков интерполяции по отдельным каналам, возможности перехода с воспроизведения одного участка интерполяции к другому участку по ряду каналов генератора одновременно и

9 1191 исключения аналогового запоминающего .блока из структуры устройства.

Независимое изменение информации по каждому каналу преобразователя исключает необходимость разбиения гене- 5 рируемых функций на аппроксимируемые участки равной длительности и тем самым увеличивает возможную сложностЬ формы задаваемых функций при том же объеме памяти, а также сокра- 10

922 10 щает число сеансов обмена между памятью и регистрами каналов в процес се генерации функций.

Таким образом, предложенный многоканальный функциональный генератор обеспечивает повышение точности воспроизведения функций и расширение их класса как по сложности формы, так и по частоте генерируемых сигна лов.

1191922

З2

М

31

Фиг, 4.

Составитель С. Казинов

Редактор М. Дылын Техред М,Кузьма Корректор Г. Решетник

Заказ 7164/46 Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб, д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4