Устройство управления обращением к памяти

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (ц 4 G 06 F 13/00,(21) 3767722/24-24 (22) 11.06.84 (46) 15.02,86. Бюл. У 6 (72) В.А.Безруков (53) 681.32(088.8) (56) Белкин Г.Г. и др.. Вопросы эффективной органиэации управления основной памятью в 3ВМ ЕС 1045. " Вопросы радиоэлектроники, сер. ЭВТ, вып. 10, 1978.

Патент GIIA P 3840863,,кл. G 06 F 13/00, опублик. 1974. (54)(57) УСТРОЙСТВО УПРАВЛЕНИЯ ОБРАЩЕНИЕМ К ПАМЯТИ, содержащее адресно регистр, блок буферной памяти и блок ассоциативной памяти, причем информационный вход адресного регистра подключен к адресному входу устройства, выход .младших разрядов адресного регистра подключен к адресному входу блока ассоциативной памяти, информационный вход и выход которого подключен соответственно к выходу старших разрядов адресного регистра и к входу старших разрядов адреса блока буферной памяти, информационный вход, вход младших разрядом адреса и выход которого подключены соответственно к информационному входу устройства, выходу младших разрядов адресного регистра и к информационному выходу устройства, отличающееся тем, что, с целью повышения достоверности функционирования, в него введены дополнительно два регистра, блок памяти, группа элементов И и блок формирования запроса обращения, причем блок формирования запроса обращения содержит группу элементов И, два элемента ИЛИ-НЕ, элемент И и элемент. SU„„1211737 A

ИЛИ, причем выход младших разрядов адресного регистра подключен к адресному входу блока памяти, информационный вход и выход которого подключены соответственно к входу признаков замены отказавших ячеек устройства и к информационному входу первого регистра выход М-.го разряда которого подключен к инверсному входу М-го элемента И группы и к первому входу М-ro элемента И груп" пы блока формирования запроса обращения, второй. вход и выход которого подключены соответственно к выходу

М-ro разряда второго регистра и к

М-му входу первого элемента ИЛИ-НЕ (М=1, Ь, где L - разрядность первого и второго регистра) выход второго регистра подключен к выходу старших разрядов адреса буферной памяти устройства и к входу второго элемента ИЛИ-НЕ, выходы первого и второго элементов ИЛИ-НЕ подключены соответственно к первому входу элемента И и к первому входу элемента ИЛИ, выход и второй вход которого подключен соответственно к выходу признака обмена с буферной памятью устройства и к выходу элемента И, второй вход которого подключен к входу признака режима;ааписи — считывания устройства, вход синхроимпульса записи устройстsa подключен к прямым входам элементов И группы, выход М-го элемента И группы подключен к М-ым входам управления записью блока ассоциативной памяти и блока буферной памяти, синхровходы адресного регистра, первого и второго регистра подключены к входу тактовых импульсов устройства.

1211737

1

Изобретение относится к вычислительной технике и предназначено для управления буферной памятью в устрой, ствах обработки информации с иерархической организацией памяти.

Целью изобретения является повьппение достоверности функционирования.

На фиг.l изображена функциональная схема устройства; на фиг.2 — то же, ассоциативного блока памяти; на фиг.3 — то же, блока формирования запроса обращения.

Устройство содержит адресный регистр 1, блок 2 ассоциативной памяти, блок 3 буферной памяти, блок 4 памяти, регистры 5 и 6, группу 7 элементов И, блок 8 формирования запроса обращения, входы информационный 9, адресный 10, признаков замены отказавших ячеек 11, синхроимпульса записи информации 12, признака режима записи считывания устройства 13, выходы информационный !4, старших разрядов адреса буферной памяти 15, признака обмена с буферной памятью устройства 16.

Блок ассоциативной памяти содержит группу 17 блоков памяти и группу 18 компараторов.

Блок формирования запроса обращения содержит группу 19 элементов И, элемент ИЛИ-HE 20, элемент ИЛИ 21, элемент ИЛИ-НЕ 22 и элемент И 23.

Буферная память 3 имеет блочную структуру и состоит из L рядов и К колонок и имеет емкость L К . блоков данных. Блок — это квант информации, взаимно-однозначно соответствующий информации в основной памяти. Буферная память построена по частично-ассоциативному принципу, адрес колонки определяется частью адреса обращения, поступающего иэ адресного регистра 1, нужный ряд адресуется по результату ассоциативного поиска в блоке 2.

Память 4 предназначена для хранения информации о реконфигурации бу-. ферной памяти 3. Емкость L.К битов имеет органиэацию: К слов длиной битов. Если t --й бит реконфигурации в j -ом слове установлен в"1", то блок буферной памяти, находящийся в 1-ом ряду и j --й колонке, является фиксированным, т.е ° заменяет пол ностью какой-то блок основной памяти (отказавший), Нулевое значение бита реконфигурации разрешает исполь. зование соответствующего блока буфер. ной памяти.

Первый регистр 5 предназначен для приема и хранения слова информации, считанного из памяти 4 (разрядность

? битов).

Второй регистр 6 предназначен для фиксации результата ассоциативного поиска в блоке 2 (разрядность Ь битов).

Запись информации в регистры 1,5 и 6, а также определение режима записи в блоке 4 осуществляется по тактовым импульсам (на фиг.l не показаны) по уровню логической единицы тактового импульса. Период и длительность тактовых импульсов определяются длительностью задержек элементов схемы.

Устройство работает следующим образом.

Адрес обращения к оперативной памяти поступает на адресный вход устройства 10 (фиг ° 1) и запоминается в адресном регистре 1. Младшая часть адреса, определяющая адрес колонки, одновременно поступает на вход младших разрядов адреса буферной памяти

3, адресный вход блока 2 и адресный вход памяти 4. Старшая часть адреса из адресного регистра 1 поступает на информационный вход блока 2, опреде-. ляющего наличие или отсутствие затребованных данных в буферной памяти 3.

Младшая часть адреса поступает на блоки 17 памяти группы (фиг.2), где выбирается одна из К колонок. Считанные !. ячеек поступают на входы соответствующих схем 18, где сравнивают" ся со старшей частью адреса. Результат ассоциативного поиска (сигналы

40 с выходов схем 18) запоминаются во втором регистре 6 и одновременно поступают на вход старших разрядов адреса буферной памяти 3, где адресуют ряд. Считанные данные поступают на информационный вход устройства 14.

Одновременно осуществляется считывание из блока 4 памяти информации, запоминаемой в первом регистре 5.

Предположим, что выполняется опе5 рация чтения и запрашиваемые данные обнаружены в е -ом ряду, т.е. 1 -й.разряд второго регистра 6 установлен в единичное значение.,Тогда (фиг.3) на -ом входе элемента ИЛИ-НЕ 22 присут55 ствует единичный сигнал, т.е. на его выходе присутствует нулевой сигнал, который поступает на второй вход эле.мента ИЛИ 21 . При операции чтения на

j 1 входе.13 устройства отсутствует единичный сигнал, следовательно, на втором входе элемента И 23 — нулевой сигнал, т,е. с его выхода на первый вход элемента ИЛИ 21 также поступает нулевой сигнал. Поэтому с выхода элемента ИЛИ 21 на выход 16 устройства поступает нулевой сигнал, указывающий, что обращение к ОЗУ не нужно, так как запрашиваемые данные обнаружены в буфере H выданы на информационный выход 14 устройства.

Если выполняется операция записи (единичный сигнал на входе 13 устройства и данные обнаружены в -ом ряду), то совершенно аналогично на второй вход элемента ИЛИ 21 поступает нулевой сигнал с выхода элемента

ИЛИ-НЕ 22. На втором входе элемента

И 23 присутствует единичный сигнал, так как выполняется операция записи, поэтому если 1 --й бит в регистре 5 установлен в "1", то на входах i, --ro элемента из группы элементов И. 19 присутствуют единичные сигналы, т.е. на выходе единичный сигнал, который поступает на -й вход первого элемента ИЛИ-НЕ 20 и вырабатывает нулевой сигнал на его выходе, поступающий на первый вход элемента И 23. Следовательно, с выхода элемента И 23 поступает нулевой сигнал на первый вход второго элемента ИЛИ 21, поэтому с

его выхода на выход 16 устройства поступает сигнал, указывающий, что обращение к ОЗУ не нужно, так как бу" ферная память замещает данный блок основной памяти (единичное значение

1-го бита в первом регистре 5 ). Если же i-й бит первого регистра 5 имеет нулевое значение, то на выходах всех элементов группы элементов И 19 прасутствуют нулевые сигналы, т.е,,на выходе элемента ИЛИ-НЕ 20 единичный сигнал, который поступает на первый вход элемента И 23. Следовательно, с выхода элемента И 23 поступает единичный сигнал на первый вход второго элемента ИЛИ 21 и далее на выход 16 запроса основной памяти устройства, указывающий на необходимость обращения к ОЗУ при операциях записи..

Если же данные не обнаружены в буфере, тогда все биты второго регист211737 4 ра имеют нулевое значение и, следовательно, на выходе элемента ИЛИ-НЕ

22 единичный сигнал, который пройдя элемент ИЛИ 21, поступает на выход

l6 устройства, т.е. в этом случае при операции чтения или записи фор-мируется запрос на обращение к ОЗУ.

Второй регистр 6 подается на выход 15 с целью адресации блока бу1О.ферной памяти устройством обработки информации в операциях записи, ког" да данные находятся в буфере. Информация в буферную память записывается через вход 9 устройства, 15

Если в операции чтения данные не обнаружены в буфере, то считанные .из ОЗУ данные буфериэуются. С входа

12 устройства поступают сигналы, on20 ределяющне ряд буферной памяти, куда помещается буферизованная инфор" .мация. Если загрузка идет в i -й ряд то на прямой вход элемента из группы элементов И.7 поступает импульс, 25 который или проходит на выход элемента, если 1 --й бит первого регистра 5 в куле, или не проходит, если

i-й бит в единице. Далее, поступая в блок 2 и буферную память 3, им»

30 пульс осуществляет .запись в буферную память информации с выхода 9 и запись старшей части адреса as адресного регистра 1 в память 17.

Следовательно, если какой-то блок буферной памяти замещает блок основ- . ной памяти, то в нем не может быть буферизоваи другой блок. Вход Il устройства служит для записи в память

4 информации о реконфигурации буфер40 ной памяти. Информация î местонахождении данных в буферной памяти 3 поступает на выход 15 устройства.

Таким образом, если устройство

45 обРаботки информации обнаружило отказ блока основной памяти, то имеется возможность заменить отказавший блок блоком буферной памяти, с которым в дальнейшем идет работа, а обРащения, к отказавшему блоку основной памяти подавляются.. Реконфигурация буферной памяти происходит в ходе обработки отказа, т.е. является динамической процедурой.

1211737 юг.7

1211737

Майиия адрвса

Фюа

Составитель М. Силин

Редактор Н.Швыдкая Техред Т.Тулик . Корректор Е.Сирохман, Заказ 641/53 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Рауаская наб, д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4