Буферное запоминающее устройство (его варианты)

 

Изобретение относится к запоминающим устройствам и может быть использовано в устройствах сопряжения вычислительных машин, в адаптивных системах измерений и вычислительных системах для сопряжения их с каналами передачи информации. Целью изобретения является повьпиение надежности устройства. Изобретение является усовершенствованием основного изобретения по авт.св. 1053163. Устройство по первому варианту содержит коммутаторы, накопитель , блок управления, блок контроля , буферный регистр, блоки элементов {.ШИ, ключевые элементы, нульорган, узел управления, узлы строчного контроля, узел контроля четности , узел сравнения, формирователь сигнала ошибки, триггеры, элементы ИЛИ, элементы И, элементы запрета, распределитель, группу анализаторов активности. Но второму варианту устройство содержит формирователь тестовых сообщений, элемент задержки . Устройство по первому варианту обладает простотой решения поставленной задачи и небольшой задержкой в передаче информад1п-, необход1-1Мой для проверки и корректировки каналов передачи данных .В то,же время он имеет недостаток, который заключается в том, что при передаче большого объема информации в устройстве не исключен единичный сбой, которьй приведет к корректировке каналов передачи данных, что может привести к преждевременному использование резервных каналов и остановке передачи данных. Для устранения этого недостатка предлагается второй вариант освобождения накопителя от информации, по которому через него пропускается группа тестовых сообщений . По результатам анализа принимается решение на корректировку каналов передачи данных. 2с. и 2 з.п. ф-лы. 4 ил. (О (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) Ц!1

А (51) 4 Г ! С 19/00 описания изоьг т ния /,„

К ABTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 1053163 (21) 3779417/24-24 (22) 10.08.84 (46) 15.02.86. Бюл.й - 6 (72) В.А.Скрипко и С.В.Овчинников (53) 681.327(088.8) (56) Авторское свидетельство СССР

В 1053163, кл. 5 1! С !9/00, !982. (54) БУФЕРНОЕ ЗА110ИИНА1ОЩЕЕ УСТРОЙСТВО (ЕГО ВАРИАНТЫ). (57) Изобретение относится к запоминающим устройствам и может быть использовано в устройствах сопряжения вычислительных машин, в адаптивных системах измерений и вычислительных системах для сопряжения их с каналами передачи информации.

Целью изобретения является повыше— ние надежности устройства. Изобретение является усовершенствованием основного изобретения по авт.св.

1053163. Устройство по первому варианту содержит коммутаторы, накопитель, блок управления, блок контроля, буферный регистр, блоки элементов ИЛИ, ключевые элементы, нульорган, узел управления, узлы строчного контроля, узел контроля четности, узел сравнения, формирователь сигнала ошибки, триггеры, элементы

ИЛИ, элементы И, элементы запрета, распределитель, группу анализаторов активности. По второму варианту устройство содержит формирователь тестовых сообщений, элемент задержки. Устройство по первому варианту обладает простотой решения постав— ленной задачи и небольшой задержкой в передаче информации, необходимой для проверки и корректировки каналов передачи данных. Б то же время он имеет недостаток, которьь заключается в том, что при передаче большого объема информации в устройстве не исключен единичный сбой, который приведет к корректировке каналов передачи данных, что может привести к преждевременному использованию резервньгх каналов и остановке пере— дачи данньгх. Для устранения этого недостатка предлагается второй вариант освобождения накопителя от информации, по которому через него пропускается группа тестовых сообщений. По результатам анализа при— нимается решение на корректировку каналов передачи данных. 2 с. и з и. ф лы. 4 ил.

i 21180!

Изобретение относится к запомина.ющим устройствам и может быть использовано н устройствах сопряжения вычислительных машин, в адаптивных системах измерений и вычислительных системах для сопряжения их с каналами передачи информации.

Целью изобретения являе.ся повышение надежности устройства.

На фиг.1-2 представлены функциональные схемы буферного запоминающе-го устройства, первый вариант выпал = нения, на фиг.3-4 — то же, Втсрой вариант выполнения.

Устройство содержит коммутаторы ,1 — 1, 1-2, накопитель 2, блок ", управ-ления, блок 4 контроля, буферный регистр 5, блоки элементов ИЛИ б, ключевые элементы 7, нуль-орган 8, узел 9 управления, узлы !О строчног=" контроля, узел 11 контроля четности. узел 12 сравнения, формирователь 13 сигнала ошибки, триггеры 14, =-лементы ИЛИ 15, элементы И 1б, элементbl !

7 запрета, распределитель !8, группа анализаторов 19 активности, входы †выхо 20-48 устройства, формирс>-.

Ватель 49 тестовых сообщений, эле— мент 50 задержки.

Вход 20 буферного запоминак>шегс устройства (>3 -разрядный ) соединен с входом -!epBOI. коммутатора — 1 и 13ерным Входо! блока 4 контрс>ля, выход коммутатор, †соединен с (33(>() -разрядным Входом накопи-..еля 2 ин(1>о!змации, (33 3 !(> -разря«дньей выход

21 которого соединен с Входом второго коммутатора — 2, Выход 22 которого соединен с Вторым входом блока 4 и входом буферного регистра5, выход 23 которого через блок эле"ментов ИЛИ б подключен к r -разряпному выходу 24 устройства, а Второй вход 25 группы элементов ИЛИ б соединен с вторым выходом блока 4 контроля, при этом управляющий вхс;l устройства является входом первого ключевого элемента 7-1, первый Вьгход

27 которог0 соединен с третьим Bxc дом блока 4, а второй выход 28 через управляющие вход 28 и выход 28 регистра 5 и накопителя 2 ссединен с входом 28 второго ключевого элеме та 7-2, выход которого являет"я управляющим выходом 29 устрой"тна, синхронизирующий вход ТИ которого является синхровходом накспителя 2 информации, регистра 5 и блока управляющий Выход 30 и первый Выход

3 которого соедгшены соответственно с первым управляющим 1>хо;еом блока 3 3«! !за13лени53, .3TOPol. $ IIPBBJIßIDÙ5IÉ ВХОД которого является Входом сброса 32 у(>тpnllcTBB,. а Выход 33 бло са 3 я11лчется сигнальным выходом устрое1ства > а также соединее1 с у11ранляю(щг(ми входами комму-.a TopcB — и ц --2 и четвертым входом блока 4, третий 34 и четвертый 35 Выходы которого соедиш ны с управляющими

Входами соответственно первого 7 — 1 и второго 7-2 ключевых элементoB

1;ервьгl е3хОД 20 блока 4 контpoJI51 я 13 3 я е т с я ВхОдОм г1 е p B o г О у 3 л а c T p 0 (Iнс>го контроля 10-1 и первым входом н 31ь" cppа13а 8 Бторой БхОд которОГО я>3 lя(TcB Б Îpым нхОдОМ 22 блОкB который является также Входом второгo 3JIB 11 (--2 с Tp0 5301 о KQHTpGë53 (1 Бторым ВхОдОм узла 1 кОе3трОля ч(:тности Бьгход 3б которого соединен с Еторьп Входом узла 9 управления

3(; и — оверкой и вторым входом,>opìèðOBBтеля 13 си>нала ошибки, первый вход ! и 1>ыход 2 > кото>>ого являются соОТБетс Bp.«но третьим входом и нторым

Бьеходом блока, а выход 25 соединен

".акже и с первым входом узла 9, первый вьгход 30 которогс является у:.,ранляющим Выходом блока и соединен

Y p«: Tb_#_M 33XOJ1OY. BJIB 1 2 сравнениЯ, первый 37 и гторой 38 входы которого с >сдннены с Выходами уз:еов 10 — 1 и

3 > !

0- строч1(ого контроля, управляющие

Входы которых и четвертый вход уз((а 12 соединены с четвертым вь!ходом 39 узла 9, пятый выход 40 которого соединен с четвертым входом

До узла 13, при этом выход узла 12 (P(313 .ГНИЯ ЯВЛЯЕТСЯ ПЕРВЫМ ВЫХОДОМ

31 блока, а также соединен с третьим

«3ходом формирователя !3 сигнала о(иибки и:-:ятым >зходом узла 9 управ— ( пения, третий вход которого соединен

Выходом 41 нуль-органа 8„ кроме

10!о,. четвертый вход 33 и синхроБход 1И,, а так>хе ".ðåòèé 34 и четвертьге1 35 Выход!«1 блОка ЯвляютсЯ сооТВВТ

« ГБенн0 четBppTblM ВхОдОВ 3 синхрО

Входом, Вторым,н третьим выходами узла 9 управления, а егс третий выход,35 соединен также с первым входом узла контроля четности. (15

Буферный регистр 5 выполнен аналогично регистра>! Накопителя 2. ! слюченой элемент 7-2 собран на элементе запрета. Ключевой элемент 7-1 содержит элемент запрета с выходом

28 и элемент И с выходом 27, . Нуль-орган 8 собран по схеме реверсивного счетчика. На выходе

41 имеется сигнал, если в накопителе 2 нет информации.

Узлы 10 строчного контроля содер— жат м-разрядные счетчики, число которых соответствует числу разря— дов сообщения. Переполнение счетчиков не должно нарушить общего счета.

Узел 11 контроля четности может быть собран по любой иэвестной схеме и должен формировать сигнал ошибки при нарушении поперечной (пословной) четности сообщений.

Узел 12 сравнения реализует поразрядное "равнение контрольных чисел каждой строки, последовательно поступающих на его o t 37 и 38, с выдачей в соответствующую цепь выхо— да 31. При этом номер цепи выхода

3I определяется номером цепи на входе 39.

Формирователь 13 сигнала ошибки содержит регистр, аналогичный регистрам накопителя 2, и логические элементы, обеспечивающие запись в его разряды байта состояния с признаком ошибки четности и байта уточненного состояния с признаками номеров каналов, в которых обнаружена строчная ошибка.

Группа анализаторов 19 активности, например дифференцирующая цепь, формирует сигнал на выходе по переднему фронту сигнала, поступающего на

его вход.

Узел управления проверкой фиг.2, работает следующим образом.

Выход первого триггера 14-1 является вторым выходом 34 узла, его первый вход соединен с выходом первого элемента ИЛИ 15-1, а второй вход 25 является первым входом узла, второй вход 36 которого соединен с первыми входами первого элемента

ИЛИ 15-1 и второго триггера 14-2, выход которого является третьим выходом 35 узла, а также соединен с прямым входом первого элемента 17-1 запрета и входом первого эгемента

И !6-1, второй вход которого является третьим входом 41 узла, а его выход является первым выходом 30 узла и, кроме того, соединен с инверсным входом первого элемента 17-1 запрета, выход которого соединен с первым входом 42 распределителя 18, выход первого элемента И 16-1 соединен также с первыми входами второго !

6- и третьего !6-3 элементов И, при этом второй вход третьего элемента И 16-3 является синхровходом узла, а его выход соединен с вторым входом 43 распределителя 18, первый выход 44 которого соединен с прямым входом второго элемента 17-2 запрета и вторыми входами первого элемента

1!ЛИ 15-1 и второго элемента

И 16-2, выход которого соединен с первым входом второго элемента ИЛИ

15 2, а третий вход через третий триггер 14-3, третий элемент ИЛИ 153 и группу анализаторов 19 активности подключен к четвертому входу 33 узла, пятый вход 3! которого через четвертый элемент ИЛИ 15-4 подключен к первому входу четвертого триггера 14-4, выход которого соединен с инверсным входом второго элемента

17-2 запрета выход которого соединен с вторым входом второго элемента

ИЛИ 15-2, выход которого соединен с вторыми входами второго 14-2, третьего 14-3 и четвертого 14-4 триггеров, а также является пятым выходом 40 узла, четвертый выход 39 которого является вторым выходом распределителя 18.

11ри поступлении на вход 36 сигнала ошибка четности) он поступает на

35 вход триггера 14 2, который перебрасывается и на его выходе формируется сигнал, кроме того, сигнал с входа 36 через элемент ИЛИ 15-1 поступает на вход триггера 14-1, <0 на выходе 34 которого также формируется сигнал. При поступлении на вход 25 триггера 14-1 сигнала (признака байта состояния) он возвращается в исходное состояние и сигнал

45 с его выхода 34 снимается.

Сигнал с выхода триггера 14-2 поступает на выход 35 узла (сигнал запрета приема информации в устройство и начала контроля четности)

5!I и на прямой вход элемента 17 †запрета, на выходе 42 которого формируется сигнал, поступающий на первые входы триггеров 14-5, 14-6, 14-7, которые перебрасываются и на их

55 выходах формируются сигналы. Эти сигналы поступают на первые входы элементов И 16-4, 16-5 и 16-6, частично разрешая их, а также на ин1211807

7О,(7 зс нерсные входы злемен1тов запрета

17 -3, 17-4 и 17-5., которые запре-щаются.

Кроме того, сигнал с выхода триг" гера 14-2 поступает lia вход элемен-та И 16-!, поэтому при поступлении на вход 41 сигнала !17ризнака отсутствия инйnpva?E?.и н накопителе) ня его выходе формируется сигнал. iio . ступяю1ций Ha BhD(ojl, 30 (Jзла t(cHr Ha разрешения сравнения и перераспре-. деления канало» ) . я также на инв ерс ный вход элемента 1 7-1, с ?Ib!Koда -42

KoTopoI o сню7яется cHI нял, и lla входы элементов И 16-2 и 16-3. 1:осигHa."!bi ТИ, ющие па вход элемента !1 16-3 подл ются на его выход 43., с которога поступают Hя входы элемента 17 3 и элемента И 16-4 При этом тактовi!1. сигнал поступает через элемент И !

6 †на выход 39-, считывание дл?-, e P a l 7 H e! H 1! H K (. E1 о 13 1 7 е 17 13 (7 ?1 подл-?и резул»тат(1 сравнения в цепь

П (.: P 7! а 1 а К Я 1 -1 a: l ii ) Я T cl K ?K e H cl В Х 0 Д три1 1 cpa I 4, 1 а ГО!?ый Hnз?7раша ет ся н исходное сос.ояние и сигнал

e1 о выхода Г1! Нмяс 1 с?1,. При 3 там ", а

Г .ре771яе г (?я элpi le!i 1! 6 —" и ря 3 реша етcsi OJ!- ь:ент !7 — 3 з;и;ре?а. поэтому

СJ(eÄ 77(7711И? 1 так 1 О?3ЫЙ СИ1 11ал И С входя 43 ерез э?1еме71Т 17- 1 залпе г;, и элеме11т 1;: 6-5»I!(I(: ияет на нь?ход

39 H ia ха,? . 77!11 17,. 1 4 6, нозвр,(цае-ся в !l(хо?п Ое состоянис.

После 13ы;-;.,«!i Пас: рс.,сли". елем I 8 в сея уп ран. 1яю- н(х (.1!1 H?131013 . нна бхади мых д IH p сали 3;1пl.! i ".17aн н е?1ия к О11трол»: ых ко«(ав iinp:1 : п кi!?Ki;oH ! строке !1(яна:!у! си? ii;3il !innтупает

> ня ныхoд - ", (. еniтopoго ПОдяpтся на нторыс входы "..7:ем(.:гя .I, J! Iб — 1 элемента И 16 — 2., а таKKO ?!» 1?рямой вход элемента 17-.2 запретя, Бозможны двя случая. Б ;.ерв(717 ошибка чет::.ости наз?и(кя" T 3Я предегами устройства, тогда нет строчнойй ошибки B каHaëå. Поэтому на B:(»:

31 элемента ИЛИ 15 — 4 сигнал не поступает и триггер 14 -4 астаетс( в исходном состоянии, Б этом (луч 7 на вьгходе э:?емента 17-2 запретя формируется сигнал, поступяюций вход элемента Ю!7И 15--2, Бо втором есть строчная ошибка

B одном из каналан, и сигнал с 13?(o,,ç

3I через элемент ИЛИ 15-4 задается на вход триг-еря 14 †ня зыходе которо: о формируется сигнал, l:остуг:аюший на иннерсный вход элемента

I7-2 заире:a и "-.Япрешаюций его.

Б этом с,.(учае после переряспреде— пения кана:?он на вход 33 поступает сигнал,, который через группу анализаторов 19 активности и элем !Hò

ИПИ 15-3 переключает триггер 14-3, (. ныхада которого поступает на третий вход элемента И 16-2,, на выходе которого 7ормируется сигнал, поступающий:1ерез э? емент ИЛИ 15-2 на выход

40 уeaa и НЯ вторые входы триггеров

2, 14 3 и 14 4, KoTopble возвращаются н исходное состояние. При этом снимаются сигналы с выходов 35,30 и

- 0. Си; нял с выхода 34 снимается и;c 1е пасту:lã:åHHë на вход 25 ?риггеря 14- . признака передачи байта

Очненнога состояния.

Буферное "-,апоминаюшее устройство

7.о (eрному варианту !фиг.1) работает

7следующим образом. !

Iри пали ии сигнала на выходе .7 =: Ha 1!xop 20 уст ра?1ст?3 а поступают

< сnn7 H ния., Пти сообцения подаются

НКо;! узла 10-1 и гостроч-io через

n,":.ã7я-,op †на вход накопителя катарам т !KI оными сигналами ТИ с(общ-ния 7 р(7двигаются к ега выходу

2 7

По=ле;..Ос-:упления в первый pe.;ieTp пако?7ителя 2 очередного сообii(:ния сним ется сигнал с его выхода

"(! а следовательно, и с выхода 29 у. :трайстна. При освобождении перво:а регистра накопителя 2 на ньгходе

)8 формируегся сигнал, каторый через к гкчевай элемент 7-2 посту.-ает на з?(ход 29 устройства, Б отвеT на э1от сигнал на вход 20 поступает

: " p(днае саобцение, При наличии сигналя на входе 28

:",:..ксп?ггеля 2 тактовые сигналы ТИ .-1.?тывают сообцения с накопителя 2 выход 21, с которого сообщения †:.:рез коммутатор 1-2 поступают на

:. Сд1. 22 узлон 10-2 строчно?.а кант—

; iJ1Ei, «Де с 77b7MHP TO 110" РОчно

: -(ты единиц, и узла I I, в Ko."ором р(япизуe:ся проверка на четнасть ,Яжд(7; о сообщения, и при ее Hapyi7eппi !à ныхсде 36 формируется «игнал

"7IHбки четности. !

<рбме того, сообщения с выхода

22 1(сммутатара (— 2 поступают на нхсд регистра 5, ; 28 которого --:имается сигнал, поэ-:ому очеред-?ые сообщения ожидают в накопителе

l2llb

10 му.

2 освобождения регистра 5. Если на входе 26 устройства имеется сигнал, то он через ключевой элемент 7-1 поступает на вход 28 регистра 5, который при поступлении на его вход

ТИ тактового сигнала выдает сообщение на выход 23, с которого оно через элементы ИЛИ 6 поступает на выход 24 устройства. При этом регистр 5 освобождается от информации и на его выходе 28 формируется сигнал готовности принять очередное сообщение.

Если на вьгход 36 узла 11 поступает сигнал ошибки четности, та ан 15 поступает на вход узла 13 и запоминается в байте состояния, а также подается на вход узла 9, на выходах

34 и 35 которого формируются сигналы. Сигнал с выхода 35 поступает 1 20 на входы узла 11, запрещая контроль четности, и ключевого элемента 7-2, который запрещается и сигналы на выход 29 не подаются, что исключает подачу очередных сообщений-на вход 25

20 устройства.

Сигнал с выхода 34 узла 9 поступает на вход ключевого элемента

7-1, который отключает вход 26 от выхода 28 и соединяет его с выходом

27. Поэтому сигнал готовности принять очередное сообщение с входа

26 подается через ключевой элемент

7-1 на вход 27 узла 13, который выдает байт состояния с признаком

35 ошибки четности на выход 25, с которого ан через элементы ИЛИ 6 поступает на выход 24, а признак сообщения поступает также на вход 25 узла 9 который снимает сигнал с выУ

40 хода 34, и ключевой элемент 7-1 возвращается в исходное состояние, при котором его вход 26 соединен с выходом 28. Поэтому сообщения, имеющиеся в накопителе 2, передают45 ся на выход 24 аналогично описанно—

После освобождения накопителя 2 от информации на выходе 41 нульоргана 2 формируется сигнал, поступающий на вход узла 9, который формирует сигналы на выходах 30 и 39.

Сигнал с выхода 30 поступает на входы узла 12 сравнения и блок 3 управления и разрешает их работу.

Сигналы с выхода 39 поступают на входы узлов 10-1, 10-2 и 12. При этом синфазна на выходы 37 и 38

8 уз."ав 10-1 и 10-2 последовательно наступают числа, соответствующие количеству единичных бит в соответс.вующей строке, которые сравнива;; ãñë B узле 12. Если коды равны, та сигнал на выходе 31 не формируется. Если числа не равны,то формируется сигнал ошибки, поступающий в одну из цепей выхода 31. При эча. цепь выхода 31 соответствует тай цепи входа 39, в которой в данное ьремя имеется сигнал.

Сигнал строчной ошибки соответствующего канала передачи информации с выхода 31 узла 12 поступает в узлы 9 и 13, а также в блок 3.

Если строчной ошибки нет, то узел 13 выдает байт уточненного состояния с признаком исправности всех каналов, а узел 9 заканчивает проверку, снимает управляющие сигналы и разрешает продолжение передачи информации.

При наличии строчной ошибки узел

13 запоминает номер канала, в котором возникала ошибка, т.е. формирует байт уточненного состояния, что позволяет определить разряды сообщений части переданного массива ат байта состояния да байта уточненного состояния, в которых возможна ошибка с целью последующей корректировки таких сообщений.

В блоке 3 при этом формируется управляющий сигнал на отключение неисправного каннала и подключение резервного. Этот сигнал подается в соответствующую цепь выхода 33 блока

3, с которого сигнал подается на сигнальный выход устройства и на управляющие входы коммутаторов каналов 1 — 1 и 1-2, которые исключают неисправный и подключают резервный каналы. Кроме того, сигнал с выхода

33 блока 3 поступает на вход узла 9.

Р

Узел 9 после проверки всех каналов, т.е. после сравнения всех чи-. сел узлов 10, формирует сигналы на выходах 34 и 40 и снимает с выходов 30 и 35. При этом сигнал с выхода 34 поступает на вход ключевого элемента 7-1, а сигнал с выхода

4 — на вход узла 13, который подает на выход 25 байт уточненного состояния, который через элементы 6 ИЛИ поступает на выход 24, а признак байта поступает на вход узла 9, который снимает сигнал с выхода Зч.

121!

20

11 блока и соединен с третьим входом узла 12 сравнения, первый 40 и чет— вертый 41 входы которого соединены соответственно с вторым выходом формирователя 49 тестовых сообщений и четвертым выходом узла 9 управления, шестой 43, седьмой 44 и восьмой

45 выходы которого являются первым, вторым и третьим входами формирователя 49 тестовых сообщений, первый выход которого 37 является пятым выходом блока 4 контроля. Синхровход, седьмой 36 и четвертый 33 входы узла 9 управления являются соответственно синхровходом, пятым и четвертым входами блока 4 контроля, пятый 38 выход узла 9 управления является шестым выходом блока

4 контроля и соединен с четвертым входом формирователя сигнала 13 ошибки, выход 31 узла 12 сравнения является первым выходом блока 4 контроля и соединен с третьим входом формирователя 13 сигнала ошибки и пятым входом узла 9 управления, тре- 2S тий выход 35 которого является четвертым выходом блока 4 контроля и соединен с первым входом узла 11 контроля четности.

Буферный регистр 5 выполнен аналогично регистрам накопителя 2.

Ключевые элементы 7 содержат элемент запрета с выходом 28 (25 ) и элемент И с выходом 27 (26).

Формирователь 49 тестовых сообщений — управляемое постоянное запоминающее устройство с хранимыми в нем тестовыми сообщениями, которые в соответствии с сигналами на входе

44 последовательно подаются либо на 4 выход 37,либо на выход 40 соответственно при подаче сигналов на входы 43 или 45.

Узел 11 контроля четности может быть собран по любой известной схеме и должен формировать на выходе 39 сигнал ошибки при нарушении пословной четности сообщений.

Узел 12 сравнения реализует поразрядное сравнение контрольных чисел каждой строки, последовательно поступающих на его входы 40 и 22, с выдачей ошибки в соответствующую цепь выхода 31 при наличии сигнала в соответствующей цепи на входе 41.

Формирователь 13 сигнала ошибки содержит регистр, аналогичный регистрам накопителя 2, и логические элементы, обеспечивающие запись в

12 е о разряды байта состояния с признаком ошибки четности и байта уточненного состояния с признаками номеров ка алов, в которых обнаружена строчная ошибка.

Группа анализаторов 19 активности например дифференцирующая цепь, формирует сигнал на выходе по переднему фронту сигнала, поступающего ва его вход.

Распределитель 18 может быть выполнен на основе кольцевого счетчика, выходной сигнал которого последовательно появляется на выходах

44, а затем на выходе 48.

Элемент 50 задержки может быть выполнен на основе счетчика, вход

38 которого является входом обнуления счетчика, время задержки определяется числом тактовых сигналов

ТИ, поступающих на его вход.

Узел 9 управления проверкой работает следующим образом.

Выход первого триггера 14-1 является вторым выходом 34 узла, его первый вход — первым входом 25 узла, а второй вход соединен с выходом первого элемента ИЛИ 15-1, первый вход которого является вторым 39 входом узла и соединен с первым входом второго триггера 14-2, выход которого является третьим 35 выходом узла и соединен с вторым входом первого элемента И 16-1, первый вход которого является третьим 42 входом узла и соединен с первыми входами второго элемента 17-2 запрета и второго элемента И 16 — 2, а вход которого является четвертым 41 выходом узла и соединен с вторыми входами четвертого элемента И 16-4 и элемента 50 задержки, выход которого соединен с вторым входом третьего э. емента 17-3 запрета, выход которого соединен с вторым входом второго элемента ИЛИ 15-2, выход которого является пятым 38 выходом узла и соединен с третьим входом элемента

50 задержки и вторыми входами пятого и шестого триггеров 14-5 и 14-6, первым входом восьмого триггера

14-8 и вторыми входами второго, третьего и четвертого триггеров

14-2, 14-3, 14-4, при этом выход первого элемента И 16-1 соединен с первыми входами первого элемента

17-1 запрета и третьего триггера

14-3, выход которого соединен с вторыми входами первого 17-1 и г «

1 2, -,ii, ;г

B Pñ!

1 .-7

И P 17В), "i

3 Т!)3!

Г г

7 г г

:о" -.,.:ЬБ; запреп(аР7 с Г-,., г

I )

В7 оj!(.)! cc 7 — -31)Р.)сllто)3 —,, пp 3

В), cnt! КО 1 Оpo! О ссеци)ен с и =pBbJrII

БХОДОМ l(1ВЕР)О) О ТГ)гl! r BР! 4--с()

Выход кc)Top0! Î явля Р. г я Г(е р «ьп (30

ВЫХОДC!М Уз:1" И СОЕДИН- Н Со ЗТОГ)ЬГМИ

Входами второг". и тp(pтьего элемен-тов И 16-2 и 16-". и перно. о элеме:-:.— та И!IИ 15 — 1, при ",òo« выход первого элем(3))та 17 — 1 запрета сседи.):еп с

ПЕРВ«>)МИ ВХОД»МИ С(- BÌOÃO ЭЛЕМЕ) тс-.

И))И I 5 — I u C P)E)rsoã 0 )иl -Optz C —, . выход (отo poãо янг(E!å T(E! п(естым )33 выхоцом узла и соединен с Вторым

Вхс;Iсм 1)lе сто го элемсн" а И 1!! — 6,. трети.(Вход котОрого является седьыье! 36 Бходсм уз:1;l с» Выход сссли—

)ipfi с вторым Входом )пестогс э.-)емзнта п)))И 15-6, Выход 47 которогс соединен с вторым Вхо;(ом распрец:— лителя 18, пер)«ый Выход которо(о

ЯБ) ° ЯЕТСЯ СЕДЬМЬПI "- 3 ВЫХОДОМ г1ЗГ а., а f!торой ч8 — соединен с вт<)pbltвходом седьмого триггера !4 -7

ПЕP)3ЬП(ВХОДОМ ТРЕТЬСГО 3ЛРМРНТс)

1 6-3 ) Выхс;7 которого соедине" . вторыми Входами ьосьмогo -. риг

1 4-8» седьмого элеме)п а 1"IИ выход кото рог ) 1!6 соединен входом pile))pe»eлителя 18 „при

Входами пятого элемента И(11 1 является ))(ес ) сй 22 Бхuц у(«л(3,, выход пятого э.)ем е)(та И.;11! соединен с первьг! входом пятого элемента И 16 — 5, ))ыхоц когорогG

СОЕДИНЕН (. ПР РВЬ(М Б Х(7ЦС-,« I!!Е (7 0 г О элемента 1 !IH I 7 б, к 70ме тогО ) )3(! ход Восьмо о триггера . А-8 )шляс)7 ся

BOCI>%bib! г5 I)b!XOCION 1BJ» l! г:е((::.))РH

С BTOPbN ВХОДОМ ГIЯТС: О 3 )Pic(0)ITc»

И 16-5, кроме того, входы руп)гы апс? )ИЗ 7 TOp013 1 г ЛК (ИВ НОС . И я «ЛЯ)Л7 С) четвертым 33 Входом у -«ла „а Выхс)ды группы анализ ЗтОрОБ ) () акти);и;)с и соединены с Входами чотчаевЂ,.того :-«ле мента ИЛИ 15-4, ьыхоц котсрсг(.) соединен с первьгм входом .=.-"Bop!(..г:. элемента И l 6 — c! r вb!xo)(IEOТОРогс соединен с первым Входом втc)pol О элемента И))И I 5 — 2, кроме то Г О, В хсц:-. третьего элемента Г)И 15=3 явля!птсв пятым 31 ВхОдОм узла, а )3ыхсд ". )"."".: его элемента И))И 15 3 соецине ) с первым входом пятого триггера --) выход которого соединен с Г(ервь)м

Входом третьего элемента !7-3, синхровход ТИ узла соединен с паp—

Вым входом п)естого элемента К !6--6 и первым Входом задержки 20.

,!(г)е )па ,.;а БI! c „l(1; .;o i рро! 0

Въ ()Г .-;);.МЕ)И» с) . 6 —. И::;: Р(с(; ., У .! ! Е,)К 1(1-)г П ".» : E) ..-,.;; !

- . )(.Р)с;г«Ц .! И ;;ОНТРО с! r!Ртl) !(«! )31) г O (7 „(.!3! гг:,r! . Б Хо !icr )«г! Р РР 3 ) (гРI!Т; )11 I : :! .)ОСТ! I).)ЕТ f le» БХОЦ

-,:.:;-, Р-..;; - --) г кого Рь и )СРебРасьп«-=Я И !«с! ПI . «Ы С С (ГО.

П!: 31! .:.:: Г«ЬЗХ|7 1;:! .)-..-.:3!М,.«Е: СЯ г

) !:: И .. 17» С ()3«сб(гядс Е! Ii!«В а

)я (г: що))ь«а;;ш-; на !. о вь х(i - . 1Ir) г ЗЛО) (c

))ОС-. г»);!ст 3,,-3 Вход;)»С-)ЭЕг (С == п(: .i) .8 .: "0,,)!).-,а! л;«Бает =-го к! (c, "c. j°,, 1 OI О,. СИI lгсl.) С r3 ЫХО;!с .

3((рсг г» !(C)r —; —;.p Ha

)Ц! . с Р(ОР

)г; е Т. . ." ! i c! . c O:«ЫХ Оц "г I)0 I)c!-)3)V;(О;. - 7 t) t !Г)-"Пс)) НЬ)цаЧУ сo )б(;:, н:ж,! на 13) о;Е эле— Г --6 г ТИ .)(О 1)»З!7Е))(()я

:;г! Н С:-:Г )ВЛП В» E!XLДЕ 36. .)и 3:! -;3. г() ктсные:и; на.нл 1И !

;.; 3,.; I«Р: 1:) г 6 — с по(. ." г1()аГ)т -га !

«хо„ l)»(,t,)p)I(lëèòеля 18 на

;:C,;p .)- г;(ОС 7Р,1013»TPJI«.HO (1:! а, ))г! r Ч!.; ° ЫБ г,"И)) P С TOB tгrгх ;: )Р! IBй . с t«b о.3а .=,лемента И 16 — !, П;! г .г )Кжг: — Ба BÕO!!, тРИГ . ЕРа .; t 0 р! Гн 7 е -,) е г7 р а с ЬБ3 с-= е Т С я 9 И гыхсс, -;)срмируе г "я сигнал

". tv«)i()I3. а ..рямсй Вхо)! Второго », .-2:a.:" )ò» с а таК)КЕ На ). ) - .: г .: —.:ени; . Пако(и гел пергв

7:; r0,30.-;с:oоб)В(ения с)-..";a! с

r.t» .2 .:..:.!«с:»ет, я, т. е,; н-.мает" ÿ

-3(), О ))V.O!,»E З-)P!IBíòà 1 -

ПЫХОДЕ- КОтесРСГО ПРИ ЭТОМ !

«(3,)," ii!.:е г .я,:;;I нал ) поступап7(ций с3 с О,г, T"")ИГ ГЕ)) а 3 = -,, )COT 0!7btH IEP p;".—

С!РО "Ыв "с ТСЯ i> cС!. i На)1 С СГО ВЫХОДсl

) Г(;-:()т на»);0), ) Г(ме;!Тa 1": 16-3

Rl. Ход 3.. 1зл» t гн ll»JI p(1»påt!tp— ) (15 ния сравнения и «I««л.«изл к ll« «лон « .

Кроме того, сиг«««I;I с выхода триг««р;«

14-4 поступает на нход эл»мента И 16-2 и через элемент ИЛИ

l5 — 1 на вход триггерл 14-1, нл выход

34 которого подается сигнлл для выдачи байта уточненного состояния.

После того как распределитель !Я выдBeò все сигналы для считывания тестовых сообщений сигнал подлется на его выход 48, с которого поступл ет на вход триггера 14-7, который возвращается н исходное состояние, и сигнал с его выхода 43 снимается, при этом запрещается элемент И 16-6 и тактовые сигналы на вход 47 распределителя !8 не подаются.

Кроме того, сигнал с ныхода 48 распределителя !Я поступает нл вход элемента И 16-3, на выходе которого формируется сигнал, поступающий через элемент ИЛИ 15-7 на вход 46 распределителя 18, который подгот;«в-ливается для выдачи очередной серии

«ra 44.

Сигнал с выхода элемента И 16-3 поступает также нл вход триггера

14-8, который перебрасынлется и нл его выходе 45 формируется сигнл I, поступающий на выход узла (с«п.нлл разрешения подачи тестовых сообщений для сравнения) и на вход элемента И 16-5 частично его разрешая, При поступлении тестовых сообщений на вход 22 элемента ИЛИ 15-5 сигнал с его выхода подается на вход элемента И 16 5, на ныходе которого в этом случае формируется сигнал, который через элемент И!11! 15-6 поступает нл вход 47 распределителя

l8, которь«е« в этом случае подает сигналы на выход 44. Таким образом, каждое тестовое сообщение, поступающее на вход 22, формирует н соответствующей цепи выхода 44 распредели— теля 18 очередной сигнал для с«итывания соответствующих тестовых сообщений иэ формирователя 49 тестовых сообщений (фиг.3).

После сравнения последнего тесто— ного сообщения на вход 42 поступает сигнал, который подается ««а входь« элементов 16-1, 17-2, а также элемента И 16-2, на вь«ходe которого формируется сигнлл, поступающий на вход элементл И 16-4, нл выход

41 устройства (сигнал считывания результатo«3 сравнения) и нл вход... I I "I, 16 ле. «ентл 50 задержки, который зл«« ". к; 3 е т с я и и л ч и и л е т О т с ч и т ьев «3 т е ез 13 е— я .-.B;«ержк««, которое определяется

«I!Eлом тактовых сигналов ТИ, поступлюы«х нл его вход.

Б ответ нл сигнал, поступающий

«I;I «3ыход 41, на вход 31 подается результат сравнения. При этом возможны два варианта. При первом

«,3 вход 31 поступает единичный б«п. ошибки, тогда через элемент

1 .:!!! 1з-3 на вход триггера 14-5 поступает сигнал, триггер перебра— сынлется и сигнал с его выхода поступзет на инверсный вход элементл 17-3, которь«е« запрещается

Г!р««втором ошибки в канале нет, а знл««п нет сигнала на входе триггера

l4-5, который остается в исходном состоянии. Поэтому элемент запрета

l7-3 остается в рлзрешенном состоя ««.:««« .

После к о рр е к ««ии к аналов на вход

3 3 и о ст уг л е т сигнал От«; о р рек тиро«3л««ного клнала, этот сигнал через

I руппу анализаторов 19 активности и э.«емент 1!ЛИ 15-4 поступает нл нход триггерл 14 — 6, который перебрасывается и сигнал с его выходл поступае «IB вход элемента И 16-4, на выход«. которого при этом формируется сигнал, поступающий через элемент

1ПИ 15-2 на выход 38 для выдачи блйгл уточненного состояния и об35

«Iy3Ie«I«««3 буферного регистра. После перепл«и байта уточненного состоя«II««I »«3 вход 25 поступает сигнал, которым триггер 14-1 возвращается н ««сходное состояние и сигнал с

E«n I3«IxopB 34 снимается.

Кроме того, сигнал с выхода элеме««тл ИЛИ 15 — 2 поступает на вторые нхо;«ы триггеров 14-2, 14-3,14-4, 14-5, 14-6, 14-8, которые возвраща4 ются н исходное состояние и сигналы с их выходов снимаются.

Сигнал с выхода элемента ИЛИ 15-2 поступает также на вход задержки 50, которая сбрасывается и счет времени

50 задержки прекращается °

Если бы на входы 33 не поступили сигналы о произведенной коррекции клнл. «ов, то после заданного времени на выход задержки 50 поступает сиг55

«3а3., который подается на вход элемента 17-3 запрета. При этом возможны дна случая. Б первом элемент

17-3 запрета разрешен, и на его ныj 7 суммирует пх . .с.:iè на вхОД 26 и .1С -><((аз i (. т; « то QH чере=. ключево:; алеке регистр 5. блок э:.,0!0«òoÿ подастся нл вхо;1 2Я «лко (и

В ответ «". этот сит (,"B.B т,!( си1 ".алы (1! rl0 (B(0T пс! >((xoi!I ля ? текущие гообщення< ко через 1<оммутлтор — 2, .р((г блок элсмс«тTоп ИЛИ 6--1 l 0( нл выход 2(»»стройс lвл, Кроме того, с.ооб(;(ент ((0!1((»» T ". 0 p 1 2 "о ("",!! ((реще(п(ые в (оды узлов 9 жс нл БхОды нуль-ОрГлнл Г:,, их вычитает ьз имеюцсйс <1 г узла 11, который po:

ИЛИ

1»- (Я

»» КО торыс и i T !„>

yr лют

Н .(Х О.," (;(г I(л

<2. и ,:м .п ..

11ри (JI>HBp» " <«i(r.;:-: оцибк(.; -;:- -. = 0 - н

На ВЫХОД 39 уЗЛа 11 ПОСТ >!J:TCI т(ГHB 1 01((и6ки, котоРый ltoi. (с-",Я ! 3 H 9. Уэе.т ) 3 формиру- " блй с ОстОяния .::- риз на кОМ О ll«li (i! ги, B узел 9 формирует irнлн вьгходлх З.з и 3- . UH; (;BJI (. «Ых<;Д

35 по(туплет па вход узла предает ко троль четности,, э .>; на Вход к;п»(ченОГО эл(мента который с(;01(ныхо 2

II((x0;<0(i b. 1I0 зтo((y 1<л ньгход 29

ХОЧЕ АОРМИР»<ЕТ(:Я r..ИГНЛ;! „;-;ОТО ;,(й через элемент ИЛИ !э-? поступает его выход 38 и снимает все упэанл>::-юп(ие сигналы аналогично опислнно.".; .

Ho BTopoM элем(.HT ) 7 — 3 B(i!трещлетссиГналОм на еГO игпЗ еpc«oi вхОд( тогда на выходе элемент . ИЛИ ) 5"- :

СИГНаЛ HC AOPI(HIPX<ЕТСЯ И УСТРойе тле нрекращлет прием и пере,.;лчу тvyepH0p злго;;(1(л(ошсе устр<.1(стп,; по второму варианту рлбо-.ле с, ";., щим образом (фит- 1

I ñëè первый pc!гисrp накопителя

2 свободен то нл выхопе 28 накопителя 2 имеется сигнал,, которьпт,. через ключевой элемент 7 вЂ, поcT-., 1В ныход 29 13 отве -. нл этот е (; на вход 21 подаются очередные 000.",и(::-ния текуще.-о магсивл данных, Ити сообщения через блок элеме(:тон 6-2 и коммутл c;p — 1 поступают в 1(B:< тель 2, Б KOTopo>(продвиГл:От я .ак тон ыми имг: JJ(b (-лми ) И к <зГО Бы" 0 ri"

Кроме того, сообщения с -.üo(oдов блоков элемс«тов ИЛИ 6-? п-с.òупатт

НЕ БХОД IIУ. П; СРГЛНP -, КО : (>Ый,. т >ейе, в;,и(! и„. н, пе и:.< гуплкщ, (i г нс !Одл(т(:H, .0(тбщс(»ия ил

< Д 21, т. P ff .,r.êpBã(Bå < я прием .:: r с i (1: я <: i IH з,ц <1 и н ых . -.: Г»=Л:т С НЬ ХОД l 34 . !ОCrc»i»I(BpÒ lrp

1(>хii! . Ио. э 3. (ементл 7 — (, котор, : 1<О(с! i-,e:0,.\ 2< З О (К.ПОЧБЕТ ОТ БЫ ,.;,:.л 28 и со»;пгняет с Бь(ходом 27 .

1 1.:: : и (! >РкэлцлPтсЯ передача со ,,"...,;=«ии и-, р! ги<-тра 3 и снимается (;л C:е: : !о выхода 28, ч то -.Br реща

r(i. реда - .: Собщений из нокОпителя и нал с:.хода 26 и этом случае

i!0(т>.гает ((л вход 27 уэлл 13, кото>Ь i l! 0 i! BF-. < НЛ В(чхо и 25 ба(Г(т < ОСТОя-!

"(-<П» котор (й чадре=. блок э.лементон — пост пает !!B Бьгход 2<<, а

>,(тнлк бай(та г còoëíèÿ, кроме того,,<(: . т rr!;!;",. . Вх З;т. 25 уэ;-а 9. КОТО-,:,,((< ..ри этом с икает (игнал с выхода, 1:оэто;=и: к»»!eJ .:Bíoé элемент 7-!

:,.;::;няет и-.:; и вход 26 с выходом 28 рсдгп к(::о >бщст(ия иэ накопителя

< ., 0 у("!n".. а выход

11:сл 1«:рсдл:и -.оследнего сообцеН" (Э o::--:. ЛК(ии (ТЕЛЯ . Н >»ЛЬ вЂ” OPI aH

:: <>):м(.(ру»-:. И.г»IBJ; нл (тыходе l(2, у .-люп 1" I -: !! i..те:1 " = который при и iBp»л гле-. вход 36 и формирует .;:-.<†.(-(:ril 1 :01-„-х - (3 и ((((,, Hîñòóïà(-! . в фo f>! и -. 0HI(TP.нь- 49 . (1>op. »(HpoBB

1»9 -л r; в(-т;(одлет на выход, то,с г< обп,ения., (o-орые

<.=,т<от.- —,- СМ «ТОH И,ПИ 6 ?, КОМ

) --1 посту;iлют B накопитель .у.- ь-=рога 8, который сним ает сиг ход; (? у-лл 9,при этсм формиругя с!(i ал нл выходе 30, с которого.:! э р с г(а е- т

)!0-: p и: våi(B (1- .rocледнего сигнала

i: 0, -» Для с (итывлния псследне-:::",(>вого еосбщения из формирова: . я <9 "» "-l Bñòcя си иал с входа А3 (<рон;(геля ч9 и е; о вь(ход 37 за::. ется сг(но((рсменно запрещается

»

J6 И:.О»:<»»H). J г, CH

i ! 11;, (5 уэлл 9.:. ко. Одого поступаи х о и фор((иpOH;I Tå Jiÿ 4 9 и откры..; .;(1»(, -".0. Кроме того, от:., П(з,(". я .з . д 22, з-B 9, л . акже, . Гкliрус ся сигнал на ны;.0 е 3<(, ((;(ю.(п:. 1 клю -:евой элемент 7 — 1,, .. "(!):Hf "0(:...,Нн» "r Hieor 26 = выходом 27. . <Гплт = ныхота 30 узла 9 через

: о-: х ем(-:-: гов ИЛИ 6-3 поступает на и х((J?P(! (((,ОГ ителЯ 2 . Поэтому тестОе и б(н.(гня с выхода накопителя 2!

3!!80

6 — 3 Ci(IB" < eT копителя 2, 38. тов 1П!! д

Схема ся сигнал с вхоя также с выхоустройства возвращена в при котором на я информация, опителе 2 и по

6 выдается ня описанному. ается в нак на входе 2 някяплив зяпросял1 выход 24 аналогично

25

35 через коммутатор I 2 поступают ня вход регистра 5, но Не проходят ня его выход 23, так как нет сигнала на его входе 28, я также поступают на вход 22 узла 12 и через вход 22. узла 9 подаются на выход 44. Поэтому тестовые сообщения с выхода 40 формирователя 49 поступают на вход узла 12 синфазно с аналогичными тестовыми сообщениями, поступающими на его. вход 22, где происходит их поразрядное сравнение и накопление результатов сравнения.

После выдачи и сравнения последнего тестового сообщения нуль-орган 8 формирует сигнал на выходе 42, с которого он поступает в узел 9, который формирует сигнал на выходе

41, поступающий в узел 12. При этом узел 12 выдает результаты сравнения на выход 31, с которого они поступают в блок 3, узел 9 и формирователь 13. Формирователь 13 формирует байт уточненного состояния с признаком номера неисправного канала (разряда) или с признаком только ошибки четности, если неисправного канала нет. Блок 3 формирует управляющие сигналы на выходе 33, поступающие на выход устройства и в коммутаторы 1-1 и 1-2, которые исключают неисправный канал и заменяют

его резервным.

Сигналы с выхода 33 блока 3 поступают также на вход узла 9, который формирует сигнал на выходе 38, с которого он поступает на вход регистра 5 и обнуляет его, а также на вход формирователя 13, который выдает на выход 25 байт уточненного состояния, поступающий через блок элементов ИЛИ Ь-! на выход 24, а

его признак поступает и на вход 25 узла 9, который снимает сигнал с выхода 34. При этом ключевой элемент 7-1 соединяет свой вход 26 с выходом 28.

Кроме того, узел 9 снимает сигналы с выхода 35, при этом разрешается работа узла ll контроля четности, а также ключевой элемент 7-2 соединяет свой выход 28 с выходом 29, что разрешает подачу сообщений прерванного массива на вход 21; с выхода

45, при этом формирователь 49 запрещает выход 40; с выхода 30, при этом запрещается работа блока 3 и узла 12, а также через блок элеменисходное положение, входе 21 принимяетс

Ф о р м у л а и з о б р е т е н и я

l. Буферное запоминающее устройст о по авт.св. 1053163, о т л и ч я ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены буферный регистр, блок элементов ИЛИ и два ключевых элемента, причем выход второго коммутатора подключен к первому входу буферного регистра, первый выход которого соединен с первым входом блока элементов ИЛИ, выход которого является информационным выходом устройства, второй вход блока элементов И. 1И соединен с вторым выходом блока контроля, первьлй выход первого ключевого элемента яв:ляется управляющим входом устройс|ья, первый выход соединен с третьим входом блока контроля, я второй выход соединен с вторым входом буферного регистра, второй выход которого подключен к управляющему входу накопителя, управляющий вход которого подключен к первому входу второго ключевого элемента, выход которого является управляющим выходом устройства, третий вход буферного регистра является синхронизирующим входом устройства, вторые входы первого и второго ключевых элементов соединены с третьим и четвертым выходами блока контроля соответственно, четвертый вход которого соединен с выходом блока управления.

2. Устройство по п.l, о т л и ч а ю щ е е с я тем, что блок конт— роля содержит нуль-орган, узел управления, узел контроля четности, первый и второй узль. строчного контроля, узел сравнения и формирователь сигнала ошибки. причем первые входы первого узла строчного контроля и нуль-органа являются первым входом блока контроля, второй вход нуль-органа соединен с первым входом второго узла строчного контроля

23 (21180/ контроля, третий выход узла управления соединен с первым входом узла контроля четности и является четвертым выходом блока контроля, первый и четвертый входы узла сравнения соединены соответственно с вторым выходом формирователя тестовых сообщений и четвертым выходом узла управления, шестой, седьмой и восьмой выходы которого соединены с первым, вторым и третьим входами формирователя товых сообщений, первый выход котороi о является пятым выходом блока

k(li Tpoля, синхровход, четвертый и се.ььмой входы узла управления явля птся соответственно синхровходом, четвертым и пятым входами блока контроля, пятый выход узла управления соединен. с четвертым входом формирователя сигнала ошибки и явля1р ется шестым выходом блока конт роля .!

2! 1807 (I

1Z11807 фиг 5

ВНИИПИ Заказ 6ч J /5/ Тир;ж 54- Подписное

Филиал ППП Патент", г. Ужгород,ул. Проектная,, 4