Многоканальное приоритетное устройство

 

Изобретение относится к вычисли тельной технике и может найти применение в управляющих вычислительных комплексах для реализации режима раз деления времени. Целью изобретения является повышение быстродействия устройства. С этой целью в устройство , содержащее п каналов, каждый из которых включает шифратор, в каждый канал введены элемент ИЛИ-НЕ, элемент И, два элемента 11ПИ и триггер. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU „„1236477

®С<5Н 4 С 06 F 9/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

- К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (2!) 3556414/24-24 (22) 25.02.83 (46) 07.06.86. Бюл. У 2 1 (7 1) Волгоградское проектно-конструк торское бюро управляющих вычислительных комплексов (72) В.С.Прасолов (53) 681. 325 (088. 8) (56) Патент США !! 3643218, кл. G Об F 9/46, опублик. 1974.

Авторское свидетельство СССР

И 555403, кл. G 06 F 9/46, 1977. (54) МНОГОКАНАЛЬНОЕ ПРИОРИТЕТНОЕ

УСТРОЙСТВО (5?) Изобретение относится к вычисли тельной технике и может найти применение в управляющих вычислительных комплексах для реализации режима раз деления времени. Целью изобретения является повышение быстродействия устройства. С этой целью в устройство, содержащее и каналов, каждый из которых включает шифратор, в каждый канал введены элемент ИЛИ-НЕ, элемент И, два элемента ИЛИ и триггер.

1 ил.

Ф 12

Изобретение относится к вычислительной технике и может найти приме нение в управляющих вычислительных комплексах для реализации режима раз деления времени.

Целью изобретения является повышение быстродействия устройства.

На чертеже приведена структурная схема многоканального приоритетного устройства.

Устройство содержит и каналов 1.

Каждый из каналов I содержит элемент

ИЛИ-НЕ 2, элемент И 3, триггер 4, шифратор 5, первый элемент ИЛИ 6 и второй элемент ИЛИ 7, Устройство работает следующим образом.

В первом режиме адресные входывыходы свободны, т.е. на них присутствует нулевой код. Этому коду на выходах элементов 2 в каждом канале соответствует сигнал логической 1 который поступает на первые входы элементов 3 и разрешает любому каналу захватить адресные входы-выходы.

Если, например, на вход прерывания второго канала поступает сигнал прерывания "ГТ" (логическая "1"), то этот сигнал проходит через элемент 3 и устанавливает в состояние "1" выход триггера 4, откуда сигнал "1" поступает на вход шифратора 5, с выхода которого код адреса канала, т.е, терминала, подключенного к каналу, поступает на адресные входы-выходы.

При этом на первые входы элементов 2 в каждом канале поступает отличный от нуля,код, которому соответствует на выходах элементов 2 сигнал логического "0", который поступает на первые входы элементов 3 н запрещает всем каналам захват адресных входов-выходов. Таким образом, адресные входы-выходы будут захвачены вторым каналом и код этого канала воздействует до тех нор, пока не будет сброшен сигнал "ГТ" и триггер 4 второго канала 1.

Во втором режиме адресные входывыходы заняты и пусть на входы первого и последнего каналов 1 поступают сигналы "ГТ" (логическая " 1"). При этом сигнал "ГТ" первого старшего по приоритету канала t по цепочке из элементов 6 поступает на вторые входы элементов 2 всех младших по приоритету каналов 1. По этой причине после освобождения адресных входоввыходов разрешение на их захват пос36477 1 тупает только на первый вход элемента 3 первого канала 1. Захват адресных входов-выходов первым старшим по приоритету каналом происходит аналогично описанному в первом режиме.

В третьем режиме адресные входывыходы свободны и, например,на входы первого и последнего каналов 1 одновременно поступают сигналы "ГТ" (логическая "1"}. В этом случае адресные входы-выходы будут захвачены обоими каналами 1, однако сигнал "1" с выхода триггера 4 первого старшего

1> по приоритету канала, распространяясь по цепочке из элементов 7, сбрасывает триггер 4 и, следовательно, код адреса последнего младшего по приоритету канала 1, и на адресных вхо"

20 дах-выходах остается только код первого старшего по приоритету канала 1.

При работе устройства в третьем режиме на адресных входах-выходах в течение времени задержки сигнала в эле ментах 7 может существовать смесь кодов, поэтому процессором код принимается с задержкой F> > 0,6 мкс.

Время задержки определяется формулой а =20 и 20 30=600 нс 0,6 мкс, где

20 нс — время задержки сигнала одним элементом ИЛИ, an — количество элементов 7, равное количеству терминалов. В существующих управляющих вычислительных комплексах п 30. В процессоре код прерывания поступает в

З5 блок управляющих регистров, а общий сигнал прерывания в виде дизъюнкции сигналов на всех входах прерывания поступает в управляющее устройство.

Получив сигнал прерывания, процессор запоминает адрес возврата в прерванную программу, запоминает содержимое регистров, в которых хранятся промежуточные результаты прерванной программы, а затем стробирует запись в регистр кода прерывания. При указанной последовательности выполнения опе раций необходимая задержка приема кода адреса прерывающего термина получается автоматически.

Таким образом предлагаемое устройство выделяет процессору не сигнал прерывания от группы терминалов, а непосредственно код адреса терминала, имеющего в данный момент наибольший приоритет, что позволяет процессору сразу после получения кода прерывания перейти на программу обработки прерывания от данного терминала,т.е.

Формула и зо брет ения

Составитель Г. Виталиев

Редактор Г. Волкова Техред N.ходанич Корректор М. Демчик

Заказ 3092/52 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва Ж-35, Раушская наб., д. ч/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

3 1236ч обеспечивает повышение быстродействия прерывания.

Многоканальное приоритетное устройство, содержащее и каналов, каждый нз которых включаетшифратор,о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, каждый из каналов содержит элемент ИЛИ-НЕ, элемент to

И, два элемента ИЛИ и триггер, вход установки, вход сброса и выход котороГо соединены соответственно с выходом элемента И того же канала, входом .сброса устройства и входом шифратора того же канала, выход шифратора и первый вход элемента ИЛИ-НЕ каждого канала подключены к адресному входу, выходу устройства, второй вход эле77 4 мента ИЛИ вЂ” НЕ и первые входы первого и второго элементов ИЛИ первого какала соединены с шиной нулевого потенциала, выход элемента ИЛИ-НЕ каждого канала подключен к первому входу элемента И того же канала, выход первого элемента HIIH i-ro какала (ЫЫп) соединен с вторым входом элемента

ИЛИ-НЕ и первым входом первого элемента ИЛИ (i+1)-го канала, выход второго элемента ИЛИ i-ro канала подключен к первому входу второго элемента

ИЛИ .и входу сброса триггера (+1)-го канала, вторые входы элемента И и первого элемента HJIH i-ro samaria соединены с i-м входом прерывания устройства, а второй вход второго элемента ИЛИ каждого канала подключен к выходу триггера того же канала.