Вычислительное устройство

 

Устройство позволяет с высоким быстродействием вычислять модуль комплексного числа и может быть применено при преобразовании координат, спектральном анализе, обработке результатов измерений. Устройство содержит блок памяти, первый, второй, третий умножители, первый сумматор, второй сумматор, группу элементов НЕ. Процесс вычислений в устройстве итеративнЕлй. На умножителях формируются частные суммы, которые затем суммируются на сумматорах. Время работы устройства определяется задержками блока памяти, умножителей, сумматоров . 1 ил. с 5S (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (59 4 С 06 F 7/544

ВСЕСОИВ11.

13," 13

ЯБЯВМ ИА

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ASTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3781895/24-24 (22) 20.09.84 (46) 30.06.86, Бюл. Ф 24

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТЖ (72) О.Н. Партала (53} 681 . 325 (088. 8) (56) Авторское свидетельство СССР

У 752332, кл. 0 06 F 7/38, 1980.

Авторское свидетельство СССР

1Ф 729578, кл. G 06 F 7/38, 1980.. SU 1241236 А 1 (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Устройство позволяет с высоким быстродействием вычислять модуль комплексного числа и может быть применено при преобразовании координат, спектральном анализе, обработке результатов измерений. Устройство со; держит- блок памяти, первый, второй, третий умножители, первый сумматор, второй сумматор, группу элементов HE.

Процесс вычислений в устройстве итеративный. На умножителях формируются частные суммы, которые затем суммируются на сумматорах. Время работы устройства определяется задержками блока памяти, умножителей, сумматоров. 1 ил.

1241736

Тогда (4) Х 2 ==(A а+В ° b) 2 +

„7р ()

+X g gA4+ Ва (5)

Из (5| видно, что для получения

Х нужна итеративная процедура: нужно сформировать три частных произведения (это производится на умножителях), а затем просуммировать их, причем результат в виде обратной связи заводится на умножитель. На другой вход умножителя заводится инверсия. кода -!Ах +Вх с выхода блока памяти.

Пусть первый аргумент равен 1567= — 24 ° 2 +31 (т,е. A=24 a=31), а второй аргумент равен 2585 = 40 2 +

+ 25 (т.е. В=40 b=25 . Точное значение модуля 11567 + 2585 — 3022,865.

На блок 1 памяти подаются числа

24 и 40, снимается с блока 1 .памяти двоичное 12-разрядное число

101!10.101001. Это чиспо можно прочесть как 46,64,или 2985 в зависимости от учета запятой перед дробной частью. )(ействт(тельна, 46664= 424 +4йа, а 2985 можно считать первым приближением к модулю 3022,865.

На первый умножитель 2 подаются числа А=24 и а=:31. Их произведение

744 в двоичном коде выглядит как

001011.101000. Если взять старшие 6 разрядов„ то 001011=11. На второй умножитель 3 подаются числа В=40 и

b=25. Их произведение равно тысяче, в двоичном 12-разрядном коде 00111.1. .101000. Старшие разряды 00111=15.

Итого А а + B b .= 11 + 15 = 26.

На третий умножитель 4 подается с группы 7 элементов НЕ инверсия от старших разрядов блока 1 памяти.

Инверсия от 46 = 101110 представляет собой число 17.

А ° 2 +а, В 2 +Ь.

:Тогда

ЗО

2р

45 (А+В ) ° 2 +2(А а+В Ь) 2

2) 50

Рассмотрим работу устройства поэтапно.

5 На первом этапе на выходе сумматора 5 находится число А а + В Ь = 26 .В так как на вход третьего умножителя 4 число 17 поступает с задержкой иэПоложим (А а+ ВЬ2 2

-((а .6 ) 2 (3) Изобретение относится к вычислительной технике и может быть использовано в спецвычислителях.

Цель изобретения — повышение быстродействия вычисления модуля комплекс- 5 ного числа путем одновременного преобразования старших и младших разрядов аргумента.

На чертеже представлена структурная схема устройства. 10

Устройство содержит блок 1 памяти, первый 2, второй 3, третий 4 умножители, первый 5. и второй 6 сумматоры, группу .7 элементов HE выход 8 значения модуля комплексного числа !5 устройства, входы 9 и 10 старших разрядов соответственно первого и второго аргументов устройства и входы 11 и 12 младших разрядов первого и второго аргументов устройства. 20

Сущность изобретения состоит в следующем .

Два аргумента модуля комплексного числа записывают как (А 2 + а) + (В 2" +Ъ) =. -1 (А ьВ ) 2 + 2 (А а + В b) 2 +a + b

В (1) где А,  — старшие разряды соответственно первого и второго аргументов; а Ь младшие разряды соответст 40 венно первого и второго аргументов.

Пренебрегая малостью отдельных членов можно записать с

: (A+B } ° 2 (I+ т g,-т-) тт (A a + B b) 2 (А+В ) 2 Р

z a, ар (Аа+ Bb) 2 (А+В ) 2 +

Х(2.-2- А+В)

2t F Г т т (Аа+ВЬ)2 где А +В означает инверсию цифрового кода.

Из (4) следует, что

1241

ВНИИПИ Заказ 3490/44 Тираж 671 Подписное

Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4. эа работы блока 1 памяти, а затем группы 7 элементов НЕ. На втором эта— пе начинает работать третий умножитель 46, на один вход которого поступает число 17, на другой вход с выхода сумматора 5 поступает число 26.

Произведение 422 в двоичном коде это

000110.111010, старшие шесть разрядов 000110=6. В сумматоре 5 вычисляется сумма 26+6 = 32. На третьем эта 0 пе третий умножитель 4 вычисляет произведение 1 7 X32 = 544, -в двоичном коде это 001001.000010, старшие шесть разрядов.001001-=9. В сумматоре 5 ,вычисляется сумма 29+9=35. Посколь— t5 ку 17)(35 = 595, в двоичной коде

001001.010011 и старшие шесть разрядов 001001 = 9, то процесс установления можно считать законченным. Теперь на выходе второго сумматора 6 об

20 образуется число 2985+35=3020, т. е. значение приближено к точному значению корня 3022,865.

Стробирование результата с выхо25 .да 8 можно производить одиночным импульсом с учетом максимально возможного цикла работы устройства. Длительность задержки в сумматоре 5 должнабыть синхронизирована с временем умножения третьего умножителя.

Ф о р м у л а и з о б р е т е н и я

Вычислительное устройство, содержащее три умножителя и первый сумматор, причем входы старших разрядов первого и второго аргументов устрой236 4 ства соединены с входами первого сомножителя соответственно первого и второго умножителей, выходы р старших разрядов (2р — разрядность аргументов) первого, второго и третьего умножителей соединены соответственно с входами первого, второго и третьего операндов первого сумматора, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия вычисления модуля комплексного числа путем одновременного преобразования старших и младших разрядов аргумента, в него дополнительно введены группа элементов НЕ, блок памяти и второй сумматор, причем входы младших разрядов первого и второго аргументов устройства соединены соответственно с входами вторых сомножителей первого и второго умножителей, выходы старших разрядов блока памяти соединены с входами, элементов НЕ группы, выходы которых соединены с входом первого сомножителя третьего умножителя, вход второго сомножителя которого соединен с выходом первого сумматора и входом первого операнда второго сумматэра, вход второго операнда которого соединен с выходом блока памяти, выход второго сумматора является выходом значения модуля комплексного числа устройства, входы старших разрядов первого и второго аргументов которого соединены соответственно с первым и вторым адресными входами блока памяти.