Делитель частоты с переменным коэффициентом деления

 

Изобретение может быть использовано в устройствах автоматики, измерительной техники и в синтезаторах частот. Цель изобретения - повышение быстродействия. Делитель содержит блоки 1, 2 и 3 задания кодов , декады 4, 5 и 6 единиц, десятков и сотен и шины 7 и 8. Для достижения поставленной цели в устройство введены D-триггеры 9 и 10, элемент ИЛИ-НЕ 11, элемент НЕ 12, элемент ИЛИ 13 с образованием новых связей между элементами устройства. 1 ил. Is: сд 00 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5И4 НОЗК23 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АBTOPGHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3839269/24-21 (22) 02. 01. 85 (46) 15.09.86. Бюл. № 34 (71) Новосибирский электротехнический институт (72) С. П. Чуб (53) 621.374.4 (088 8) (56) Заявка Японии № 59 — 45260, кл. H 03 К 21/34, 1984.

Авторское свидетельство СССР № 696609, кл. Н 03 К 23/00, 1977.

Авторское свидетельство СССР № 1117837, кл. Н 03 К 23/00, 1983.

„„SU„„1257837 А1 (54) ДЕЛИТЕЛЬ ЧАСТОТЪ| С ПЕРЕМЕННЫМ КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ (57) Изобретение может быть использовано в устройствах автоматики, измерительной техники и в синтезаторах частот. Цель изобретения — повышение быстродействия.

Делитель содержит блоки 1, 2 и 3 задания кодов, декады 4, 5 и 6 единиц, десятков и сотен и шины 7 н 8. Для достижения поставленной цели в устройство введены D-триггеры 9 и 10, элемент ИЛИ вЂ” НЕ 11, элемент НЕ 12, элемент ИЛИ 13 с образованием новых связей между элементами устройства. 1 ил.

1257837

Изобретение относится к импульсной технике и может быть использовано в устройствах автоматики, измерительной техники и в синтезаторах частот.

Цель изобретения — повышение быстродействия.

На чертеже приведена электрическая функциональная схема делителя частоты с переменным коэффициентом деления.

Устройство содержит первый, второй, третий блоки 1, 2 и 3 задания кодов, выходы каждого из которых поразрядно соединены с информационными входами декад 4 — 6 единиц, десятков и сотен, выходную шину

7 и входную шину 8, первый D-триггер

9, второй D-триггер 10 с четырьмя инверсными выходами, элемент 11 ИЛИ—

НЕ, элемент 12 НЕ, элемент 13 ИЛИ, при этом первый вход элемента 11 ИЛИ вЂ” НЕ соединен со входной шиной 8 и входом элемента 12 НЕ, второй вход элемента 11 ИЛИ—

НЕ соединен с инверсным выходом первого

D-триггера 9, а выход соединен с входом синхронизации декады 4 единиц и с первым инверсным выходом второго D-триггера 10, выход элемента 12 НЕ соединен с входами синхронизации первого и второго D-триггеров 9 и 10, информаионный вход первого

D-триггера 9 соединен с выходом второго двоичного разряда декады 4 единиц, выходом элемента 13 ИЛИ и вторым инверсным выходом второго D-триггера 10, а прямой выход первого D-триггера 9 соединен с информационным входом второго D-триггера

10 и входами установки режима работы всех декад 4 — 6, прямой выход второго D-триггера

10 образует выходную шину 7 устройства; первый вход элемента 13 ИЛИ соединен с выходами третьего и четвертого разрядов декады 4 единиц, второй вход элемента -3

ИЛИ соединен с выходами всех разрядов декады 5 десятков, а третий вход соединен с выходами всех разрядов декады 6 сотен; третий инверсный выход второго D-триггера

10 соединен с выходом переноса декады 4 единиц и входом синхронизации, декады 5 десятков, а четвертый инверсный выход второго D-триггера 10 соединен с выходом переноса декады 5 десятков и входом синхронизации декады 6 сотен.

Устройство должно быть выполнено на элементах эмиттерно-связанной логики, например серий К100, К500, допускающих организацию монтажных логических операций.

В качестве D-триггера 10 может быть использован D-триггер с инвертированием при помощи элементов НЕ сигналов с его прямого выхода (для их «размножения») .

Увеличение числа декад приводит лишь к необходимости увеличения числа входов элемента, 13 ИЛИ и числа инверсных выходов

D- pиггера 10.

Устройство работает следующим образом.

По окончании предыдущего цикла счета из блоков 1 — 3 заносится в декады 4 — 6

4О

55 двоично-десятичное число, которое соответствует исходному состоянию декад К-., например 000 0001 0001 т.е. К„,= 11. На инверсном выходе D-триггера 9 и первом инверсном выходе D-триггера 10 устанавливаются нулевые потенциалы, разрешающие прохождение входных импульсов с шины

8 через элемент 11. На прямом выходе D-триггера 9 устанавливается единичный потенциал, разрешающий работу всех декад в режиме вычитания.

Входные импульсы с шины 8 поступают на вход элемента 12 и первый вход элемента 11; с задержкой, обусловленной временем распространения в элементах 11 и 12, проинвертированные импульсы входной частоты поступают на вход синхронизации декады 4 и входы синхронизации D-триггеров

9 и 10.

Пусть задан коэффициент деления устройства N-14. Тогда до прием а (N — 4) - ro импульса входного сигнала на информационном входе D-триггера 9 присутствует единичный потенциал, обусловленный кодом, устанавливаемым в декадах 5 и 6 и в трех старших разрядах декады 4, и превышающий код опознаваемого состояния в двоично-десятичной системе счисления, равный К ..= 0000 0000

0000, Код К- определяется схемой ИЛИ, образованной монтажным ИЛИ выходов всех разрядов декады 6, монтажным ИЛИ выходов всех разрядов декады 5, «монтажным ИЛИ» выходов третьего и четвертого разрядов декады 4, элементом 13 и монтажным ИЛИ выходов элемента 13 и второго разряда декады 4. Непосредственно перед приходом (N — 4)-го импульса входного сигнала в декадах 4 — 6 устанавливается код

К= 0000 0000 0010, который превышает К ..

Поскольку код декады 5 равен 0000, то на выходе переноса этой декады устанавливается нулевой потенциал. Одновременно с приходом единичного потенциала (N — 4)-го импульса на вход синхронизации декады 4 на информационном входе D-триггера 9 с задержкой на срабатывание одного триггера декады 4 устанавливается нулевой потенциал, так как в декадах 4 — 6 устанавливается код К= 0000 0000 0001, что в одиннадцати старших разрядах соответствует коду опознаваемого состояния Ko .. Таким образом, для процесса сосчитывания последнего импульса счета отводится весь период частоты входного сигнала.

С приходом единичного потенциала (N — 3) -ro импульса входного сигнала на вход синхронизации декады 4 в декадах

4 — 6 с задержкой на срабатывание одного триггера устанавливается код К= 0000 0000

0000, который в одиннадцати старших рзрядах также соответствует коду опознаваемого состояния К-., т.е. на информационном входе D-триггера 9 сохраняется нулевой потенциал; на выходе переноса декады 4 устанавливается нулевой потенциал. Одновремен1257837

Формула изобретения

Составитель А. Соколов

Редактор Н. Горват Техред И. Верес Корректор М. Шароши

Заказ 5040/57 Тираж 816 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4 но с приходом единичного потенциала (N — 3) -го импульса входного сигнала на вход синхронизации D-триггера 9 на его прямом выходе с задержкой на срабатывание триггера устанавливается нулевой потенциал, который переключает по входам установки режима работы декады 4 — 6 в режим записи, а на инверсном выходе D-триг гера 9 устанавливается единичный потенциал, блокирующий по второму входу элемент 11, на выходе которого устанавливается потенциал. Таким образом, для срабатывания устройства опознавания, которым является D-триггер 9, отводится весь период частоты входного сигнала.

С приходом единичного потенциала (N — 2) -го импульса входного сигнала на вход синхронизации D-триггера 10 на его прямом выходе, который является также выходной шиной 7 устройства, с задержкой на срабатывание триггера устанавливается нулевой потенциал, т.е. формируется выходной импульс, а на первом, втором, третьем и четвертом инверсном выходах устанавливается единичный потенциал. Первый инверсный выход D-триггера 10 образует монтажное ИЛИ с выходом элемента 11, следовательно, на входе синхронизации декады 4 устанавливается единичный потенциал, а элемент 11 блокируется по выходу.

Второй инверсный выход D-триггера 10 образует монтажное ИЛИ с выходом второго двоичного разряда декады 4 и выходом элемента 13. Единичный потенциал второго инверсного выхода блокирует указанную схему ИЛИ, третий и четвертый инверсные входы D-триггера 10 образуют монтажные

ИЛИ соответственно с выходами переноса декад 4 и 5. Следовательно, на входах синхронизации декад 5 и 6 устанавливаются также единичные потенциалы, блокирующие выходы переноса декад 4 и 5. Начинается процесс установки декад 4 — 6 в исходное состояние, которое заканчивается через время, также равное задержке на срабатывание одного триггера. Таким образом, на подготовку команды включения режима установки декад 4 — 6 в исходное состояние по отношению к импульсу синхронизации отводится интервал времени, равный периоду частоты импульсов входного сигнала.

С приходом (N — 1)-го импульса входного сигнала на вход синхронизации D-триггера

9 на его прямом выходе с задержкой на срабатывание триггера устанавливается единичный потенциал, который переключает по входам установки режима работы декады

4 — 6 в режим вычитания, а на инверсном выходе D-триггера 9 устанавливается нуле20

ЭО

50 вой потенциал, деблокирующий по входу элемент 11.

С приходом N-ro импульса, входного сигнала на вход синхронизации D-триггера 10 на его прямом выходе с задержкой на срабатывание триггера устанавливается единичный потенциал, т.е. заканчивается формирование выходного импульса. Сигнал с первого инверсного выхода D-триггера 10 деблокирует по выходу элемент 11, со второго инверсного выхода — монтажное ИЛИ, образованное вторым двоичным разрядом декады 4 и выходом элемента 13, а с третьего и с четвертого инверсных выходов деблокируют выходы переноса соответственнб декад4и 5.

Делитель частоты с переменным коэффициентом деления, содержащий первый, второй и третий блоки задания кодов, выходы каждого из которых поразрядно соединены с информационными входами последовательно соединенных декад соответственно единиц, десятков, сотен, выходную и входную шины, отличающийся тем, что, с целью повышения быстродействия, в него введены первый D-триггер, второй D-триггер с четырьмя инверсными выходами, элемент ИЛИ вЂ” НЕ, элемент НЕ и элемент

ИЛИ, при этом первый вход элемента

ИЛИ вЂ” НЕ соединен с входной шиной и входом элемента НЕ, второй вход — с инверсным выходом первого D-триггера, а выход — с входом синхронизации декады единиц и с первым инверсным выходом второго D-триггера, выход элемента НЕ соединен с входами синхронизации первого и второго D-триггеров, информационный вход первого D-триггера соединен с выходом второго двоичного разряда декады единиц, выходом элемента ИЛИ и вторым инверсным выходом второго D-триггера, а прямой выход первого D-триггера соединен с информационным входом второго D-триггера и входами установки режима работы всех декад, прямой выход второго D-триггера соединен с выходной шиной, первый вход элемента ИЛИ соединен с выходом третьего и четвертого разрядов декады единиц, второй вход элемента ИЛИ соединен с выходами всех разрядов декады десятков, а третий вход соединен с выходами всех разрядов декады сотен, третий инверсный выход второго D-триггера соединен с выходом переноса декады единиц, а четвертый инверсный выход второго D-триггера соединен с выходом переноса декады десятков.