Синхронный счетчик

 

Изобретение относится к цифровой вычислительной технике и дискретной автоматике . Может быть использовано при построении счетных устройств на потенциальных логических элементах. Цель изобретения - повышение достоверности функционирования . В устройстве, содержащем 1-1 и 1-2 тактовые шины, разряды 2-1, 2 (п-1), 2п, 2(п + 1), каждый из которых содержит синхровход и выход переноса, а каждый разряд, кроме 2-1, содержит вход переноса, п-й разряд содержит RS (RS) триггеры 3.4,5, для достижения цели в п-й разряд введен дополнительный логический элемент ИЛИ-НЕ (И-НЕ) 9. В описании изобретения приведен вариант построения п-го разряда счетчика на логических элементах И-НЕ. Устройство работает надежно при условии, что суммы задержки между импульсами на шинах 1-1 и 1-2 времени срабатывания элемента 9 меньше длительности импульса. Устройство обеспечивает достоверное функционирование с любыми разрядами, сигналы на выходах переносов которых переключаются по срезу (фронту) импульсов на тактовых шинах. 3 ил. (О (Л 2-1 2-2 /-/ 1-2 2-/7 2 -fn l to ел sj 00 00 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1257838 (51) 4 Н 03 К 23 40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3884829/24-21 (22) 16.04.85 (46) 15.09.86. Бюл. № 34 (71) Государственное союзное конструкторско-технологическое бюро по проектированию специализированных микросхем (72) Г. С. Брайловский (53) 621.374.322 (088.8) (56) Авторское свидетельство СССР № 892737, кл. Н 03 К 23/02, 1982.

Филиппов А. Г., Белкин О. С. Проектирование логических узлов ЭВМ. М.: Советское радио, 1974. (54) СИНХРОННЫЙ СЧЕТЧИК (57) Изобретение относится к цифровой вычислительной технике и дискретной автоматике. Может быть использовано при построении счетных устройств на потенциальных логических элементах. Цель изобретения— повышение достоверности функционирования. В устройстве, содержащем 1-1 и 1-2 тактовые шины, разряды 2-1, 2 (n-1), 2п, 2(п+1), каждый из которых содержит синхровход и выход переноса, а каждый разряд, кроме 2-1, содержит вход переноса, п-й разряд содержит RS (RS) триггеры 3,4,5, для достижения цели в п-й разряд введен дополнительный логический элемент

ИЛИ-НЕ (И-HE) 9. В описании изобретения приведен вариант построения п-го разряда счетчика на логических элементах

И-НЕ. Устройство работает надежно при условии, что суммы задержки между импульсами на шинах 1-1 и 1-2 времени срабатывания элемента 9 меньше дл ительности импульса. Устройство обеспечивает достоверное функционирование с любыми разрядами, сигналы на выходах переносов которых переключаются по срезу (фронту) импульсов на тактовых шинах. 3 ил.

1257838

Фор ((ула изобретения

Изобретение относится к цифровой вычислительной технике и дискретной автоматике и может быть использовано при построении счетных устройств на потенциальных логических элементах.

Цель изобретения — повышение достоверности функционирования-.

На фиг.1 представлен синхронный счетчик, и-ый разряд которого содержит дополнительный элемент И-НГ; на фиг.2 - пример построения на элементах И-НЕ и-го разряда счетчика; на фиг.3 — временная диаграмма работы синхронного счетчика.

Счетчик (фиг.1) содержит первую 1-1 и вторую 1-2 тактовые шины и разряды 2-1, 2-2,...2. (п-1), 2.п, 2. (и+1),..., каждый из которых содержит синхровход и выход переноса, а каждый разряд, кроме первого 2,1, содержит вход переноса, который соединен с выходом переноса предыдущего разряда, первая тактовая шина 1-1 соединена с синхровходами первый и разрядов 2.1,...,2.H.

Вторая тактовая шина 1.2 соединена с синхроВхо;lBìè всех, начиная с (и+ 1)-го, разрядов 2. (и+1),...,r;-ый разряд содержит первый 3, второй 4 и третий 5 RS(RS)-триггеры, Ilt pBI,lH выход первого Rs (RS) -триггера 3 соединен с S(S) -входом второго Rs(RS)триггера 4, второй выход которого соединен

c R(R) -входами первого 3 и третьего

RS (КЯ) -триггеров, первый выход третьего

RS(RS)-триггера 5 соединен с S(S)-входом первого RS (RS) -триггера 3, второй выход которого соединен с S(8) -входом третьего

RS(RS) триггера 5, вход переноса 6 соединен с R (R) и S (5) -входами первого

RS(RS) -триггера 3, синхровход 7 соединен с

К(К)-входами первого 3 и второго 4

RS(RS)-триггеров, а выход переноса 8 соединен с первым выходом второго триггера 4, и-ый разряд 2-и содержит дополнительный логический элемент ИЛИ-HE (И-НЕ) 9, первый вход которого соединен с первым выходом первого RS(RS) триггера 3, второй вход дополнительного логического элемента

9 соединен со второй тактовой шиной 1.2, а выход элемента 9 соединен с S(S)-входом первого триггера 3.

На фиг.2 изображен пример построения и-го разряда счетчика (фиг.!) на логических элементах И-HF, и-ый разряд содержит три

RS-триггера 3 — 5, вход переноса о, синхровход 7 и выход переноса 8, а также дополнительный логический элемент И-НЕ 9.

Первый триггер 3 построен на элементах

И-?1Е 10 и !!., второй трипер 4 -- на элементах И-?!E !2 и 3, а триггер 5 — — на элементах И-НЕ 14 и 15.

Аналоп> (но можно построить и-ый разряд на loi.ичсских элементах ИЛИ-HI ..

ФуHI II,HoHHpoBBHHp. синхронного счетчика (фиl .! ) IloH(. IIH(.T(H вPc lcHllой, (Hаi PdMivlой (1>иг., 3. В начальном состоянии на выходах первого 2.1 и (и+1) -гс> 2. (и+1) разрядов агино(>лень> сип>алы логи (еского О, а на

40 выходах переноса всех разрядов и в..; .одов

Q рpаHз рpяHдов со второго 2.2 по и-ый 2.п сигналы логической единицы. Сигналы на тактовых шинах 1.1 и 1.2 изображены со сдвигом фаз. По фронту первого импульса 1-1 происходит переключение сигнала Q первого разряда 2.1 в логическую единицу.

По фронту первого импульса 1-2 происходит переключение элемента 9 в логическмй ноль.

По срезу первого импульса происходит последовательные переключения в логическую единицу сигналов на выходах переносов первых (п-i) разрядов 2.1..., 2. (n-1). Пу;:ктиром на временной диаграмме показаны возможные переключения сигналов на первых выходах первого 3 и второго 4

RS(RS) триггеров и-го разрядов, которые произошли бы при отсутствии элемента 9.

Опасным является появление логической единицы на первом выходе второго RS(PS)триггера 4 и-го разряда во время действия импульса на шине 1-2, которое может привести к ложному срабатыванию (и+1) -го разряда. Однако сигнал логического нуля на выходе элемента 9 удерживает логическую единицу на первом выходе первого RS(RS) триггера 3 до среза импульса на шине ! 2. Дальнейшие переключения происходят в соответствии с временной диаграммой (фиг.3). В случае противоположного распределения задержек между импульсами на шинах 1.1 и 1.2 опасных состязаний не возникает, так как фронт импульса на выходе переноса и-го разряда не может опередить срез импульса на шине 1.2.

Синхронный счетчик работает функционально надежно при условии, что сумма задержки между импульсами на шинах 1.1 и 1.2 и времени срабатывания элемента 9 меньше длительности импульса.

Таким образом, предложенный синхронный счетчик с п-ым разрядом, выполненным на элементах И-HE (ИЛИ-НЕ), обеспечивает достоверное функционирование с любыми разрядами, сигналы на выходах переносов которых переключаются по срезу (фронту) импульсов на тактовых шинах.

Синхронный счетчик, содержащий первую и вторую тактовые шины и разряды, каждый из которых содержит синхровход и выход переноса, а каждый разряд, кроме первого, содержит вход переноса, который соединен с выходом переноса предыдущего разряда, первая тактовая шина соединена с синхровходами первых и разрядов, а вторая актовая шина соединена с синхровходами всех, начиная с (и+ 1)-го разрядов, п-й разряд содержит первый, второй и третий

К8 (RS) -триггеры, первый выход первого

RS (КЯ) -триггера соединен с S (5) -входом второго RS(RS)-триггера, первый выход которого соединен с выходом переноса и-lo

1257838 фиг. 2 г-(-fn>

iриаЗ

Составитель О. Скворцов

Текред И. Верес Корректор Г. Регцстнпк

Тираж 816 Подписное

ВНИИПИ Государственного комитета СГ. СР по делам изобретений и о1крытий

1!3035, Москва, Ж вЂ” -35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород. ул. Проектная, 4

Редактор Н. Горват

Заказ 5040,57 разряда, а второй выход соединен с

R(R)-входами первого и третьего RS(RS)триггеров, первый выход третьего RS(RS)триггера соединен с S (S) -входом первого

RS (QS) -триггера, второй выход которого соединен с S(S)-входом третьего RS(RS)триггера, вход переноса соединен с R(P) и

S(S)-входами первого RS(RS)-триггера, синхровход соединен с R (P)-входами первого и второго RS(RS)-триггеров, отличающийся тем, что, с целью повышения достоверности функционирования, п-й разряд содержит дополнительный логический элемент ИЛИ-НЕ (И-НЕ), первый вход которого соединен с первым выходом первого RS(PS)-триггера, второй вход дополнительного элемента соединен со второй тактовой шиной, а выход дополнительного элемента соединен с дополнительным S(S) -входом первого RS(RS)триггера.