Запоминающее устройство

 

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам. Может быть использован.о в быстродействующих запоминающих устройствах на Л1ДГ1-транзистора в интегральном исполнении . Целью изобретения является повышение быстродействия устройства. Оно содержит накопитель, дешифраторы строк и столбцов, входы которых являются адресными входами устройства, формирователь сигналов считывания, формирователь управляющих сигналов и ключей, включенные между соответствующими выходами накопителя , дешифраторов и общей тиной. Повышение быстродействия обеспечивается предзарядом шин устройства. 1 з.п. ф-лы, I ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„80„„1269209 А1 (5D 4 G 11 С 1 40

g!" " ". э

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3876873/24-24 (22) 02.04.85 (46) 07.11.86. Бюл. № 41 (72) Э. Э. Тенк (53) 681.327.6 (088.8) (56) Авторское свидетельство СССР № 788176, кл. G Il С Il/40, 1979.

Авторское свидетельство СССР № 987679, кл. G ll С ll/40, !98!. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике, а именно к запоминающим устройствам. Может быть использовано в быстродействующих запоминающих устройствах на Мг!Г1-транзисторах в интегральном исполнении. Целью изобретения является повышение быстродействия устройства. Оно содержит накопитель, дешифраторы строк и столбцов, входы которых являются адресными входами устройства, формирователь сигналов считывания, формирователь управляющих сигналов и ключей, включенные между соответствующими выходами накопителя, дешифраторов и общей шиной. Повышение быстродействия обеспечивается предзарядом шин устройства. 1 з.п. ф-лы, ил.

1269209

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам на М,Ц,П-транзисторах.

Цельк) изобретения является повышение быстродействия устройства.

На чертеже представлена функциональная схема устройства.

Устройство содержит адресные усилители 1, выходы которых соединены с входами дешифраторов строк 2 и столбцов 3, выходы которых соединены с соответствующими шинами накопителя 4, ключи 5, одни выходы которых соединены с шиной 6, другие с дополнительными выходами адресных усилителей 1, дешифраторов строк 2 и стол(>цов 3 и накопител» 4, а управляющие входы 7 9

KJIIO»(и 5»BJ>ЯК)тся Vf1p»11321»IO III H MH в Х 0;(;> м 11 устройс гв(1.

Л,(реснь!(у и,:.1;; (. и торы 10»pe13(>ряда, стоки которых 11:)дклюHCIIhl K LIl H1I (1 1 инта пи Я, HOTÎK H 00<. 1 И !<еп ы со стоками ключ LII>Ix тр(!Изи(торо!3 12 и яВЛ»ются Быхо,!Ими V(илит(,1(11, ис ГÎ,»и к.<ючевых транзисторов 12 06 (д>111(ны и являются до)Волнительными выходами усилителей, а затворы транзисторов 10 предзаряда яв, ls! 10Tc>I управляк)шими входами 13 устройства. ,)),еп!ифраторы 2 и 3 содержат к l;0I (1<1 Ифр31 Орс Я!3. I Я IOTСЯ входами де!иифраторов, стоки соединены с исток()ми трап 3H сТорОВ 1 5 1!pc .;!33 р» <3, стОки которых >юдклк>чены к шине пи(пни», а загI30phl ЯВЛЯЮТСЯ Vl)p3 13)I »IO ILLÈ М И ВХОД»1М И 1 3 и 16 устройства.

Формиро!)атссл1» 1 7 управлilK)III Нх сигналов содержит инвертор на транзисторах 18 и 19, элемент ИЛИ на транзисторах 20-22 и выходной усилитель на транзисторах 23 ——

26. Один вход элемен!а ИЛИ через lillB(ðтор соединен с управляющими входами 7 клк)чей 5 адресных усилителей, другой

Вход — - с упр(!ВЛ5по!цим Входом 9 K!lþ»»1 5 накопителя, выход элемента ИЛИ соединен с входом выходного усилителя, выход которого подключен к затворам 16 транзисторов предзаряда шин столбцов. Дополнительный ключ 27 одним из Выходов подключен к шине 6 нулевого потенциала, другим -- к дополнительному выходу дешифратора 3 столбцов. Управляющий вход ключа 27 является управляющим входом 13 усгройства.

111 HHbi 28 СТРОК 110!l KJIIO

5

)О

i5

Устройство работает следук>щим образом.

В промежуток времени, когда на управляю(цих входах 13 дей твует высокий потенциал, а на входах 7 — 9 — — низкий, происходит предварительный заряд выходов адресных усилителей через транзисторы 10, шин

28 строк — — через транзисторы 15 дешифратора 2 строк и емкостей 30 связи -- через транзисторы 15 дешифратора 2 и ключ 27.

После поступления кода адреса на затворы ключевых транзисторов 12 адресных усилителей устанавл ивается высокий потенциал на управляющем вхо,.(е 7, отпираются соответствующие ключи 5, истоки которых соединены с шиной 6 нулевого потенциала, и разряжаются соответствующие выходы адресных усилителей 1. Одновременно с началом работы адресных усилителей 1 прс:краI<»,Ic(ñÿ предзар»l,! <иип 28 (1 рОК накопи-ел» (з»1 i»3 нч и Ва(те я 1» м I 1 I I»(и ь»<КО, !(. 1 ) д- пl иф— ратора 2) емкостей 30 связи. Сигнал с управляющего входа 7 поступает также на вход инвертора, вы!полне»ного на транзисторах 18 и 19, и далее на вход элемента ИЛИ- на транзисторах 20 - 22, на другой вход э.ц.40»та ИЛИ подас !Ся сигнал с управ 1»loHLBBO

ВхОда 9.

Таким образом, i>JI(<1< !>т ИЛИ формиру T импульс, начало когop01 î совпадает с началом сигнала на входс <, а конец — с началом сигнала на Вход<. 9 устройства. Выходной усилите,.. формирователя 17, выполненпыи 113 транзистор.-:х 23-- 26, усиливает импульс, сформированный элементом ИЛИ.

С выхода формирователя 17 этот импульс подается на за)воры 16 транзисторов 15 предзаряда столбцов, строки которь;х подключены к источнику 11 постоянного питания. Высокий потенциал на управляющем входе 8 вызывает отпирание соответствующего ключа 5 и разряд невыбранных шин

СТРОК Н3КОПИ1 Е»!5! !3 СООТВ(1(ТВИ И С КОДОМ на затворах ключевых транзистороl3 !4 !ешифратора 2.

По началу си-нала Н3 управляю!цем входе 9 прекраща(тся предз<аряд шин 29 столбцов (заканчивается импульс 1<3 выходе 16 формирователя 17) и 113 .ипается рязрял, пеВыбранных шин столбцов через дешифратор

3 столбцов и разряд (и.»!и нсразряд — в зависимости от информации, храняю,цсйся в выбранной ячейке паM>ти) выбранной шины столбца накопителя ч=рез выбранную ячейку памяти и транзистор 5 накопителя 4.

Каждая из шин столбцов подключена K соответствующему входу 31 элемента ИЛИНЕ 32. П()скольку все невыбранные шины столбцов разряжаются, состояние выхода 33 выходного элемента ИЛИ-НЕ 32 определяется состоянием выбранного с олбца, т. е. информацией, храняющ(йся в выбранной ячейке памяти.!

269209

Формула изобретения

Составитель Г. Бородин

Редактор С. Пекарь Техред И. Верес Корректор А. Обручар

Заказ 6043/55 Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий! 13035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4

l. Запоминающее устройство, содержащее накопитель, адресные и разрядные шины которого соединены с выходами дешифраторов строк и столбцов соответственно, адресные входы которых являются адресными входами устройства первой и второй группы, формирователь сигналов считывания, выход которого является информационным выходом устройства, а входы соединены с разрядными шинами накопителя, ключи, одни входы которых соединены с шиной нулевого потенциала, другие — с соответствующими выходам и дешифраторов строк и столбцов и накопителя, а управляющие входы ключей являются управляющими входами устройства, отличающееся тем, что, с целью повышения его быстродействия, оно содержит формирователь управляющих сигналов и дополнительный ключ, причем выход формирователя управляющих сигналов соединен с управляющими входами дешифратора столбцов, а управляющие входы являются соответствующими управляющими входами устройства, информационный вход и выход дополнительного ключа соединены с выходом дешифратора столбцов и шиной нулевого потенциала соответственно, а управляющий вход является дополнительным управляющим входом устройства.

2. Устройство по п. 1, отличающееся тем, что формирователь управляющих сигналов содержит инвертор, элемент ИЛИ и усилитель, выход которого является выходом формирователя, а вход соединен с выходом эле!

5 мента ИЛИ, один из входов которого соединен с выходом инвертора, вход которого и другой вход элемента ИЛИ являются управляюгцими входами формирователя.