Устройство управления для процессора быстрого преобразования фурье

 

Изобретение относится к области aвтgмaтики и вьшислительной техники и может быть использовано для решения задач спектрально-корреляционной обработки последовательностей действительных и комплексных выборок. Целью изобретения является расширение функциональных возможностей за счет вычисления преобразования Фурье действительных и комплексных последовательност ей . Устройство содержит узел элементов И, регистр итераций, счетчик , два триггера, узел синхронизации , узел формирования инверсного кода , четыре элемента И, узел блокировки , два вычитателя, два кольцевых регистра сдвига и четьфе коммутатора. Указанная совокупность признаков позволяет достигнуть цели изобретения. (Л 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (51)4 С 06 F 15/332

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3685736/24-24 (22) 05.01 ° 84 (46) 15.11.86. Бюл. Ф 42 (7 1) Специальное конструкторскотехнологическое бюро с опытным производством при Белорусском государственном университете им. В.И.Ленина (72) А.Н.Карташевич и А.И.Ходосевич (53) 681.32(088 ° 8) (56) Рабинер Л,, Гоулд Б. Теория и применение цифровой обработки сигналов. М.: Мир, 1978.

Авторское свидетельство СССР

N - 1056206, кл. G 06 F 15/332, 1882. (54) УСТРОЙСТВО УПРАВЛЕНИЯ ДЛЯ ПРОЦЕССОРА БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ (57) Изобретение относится к области автоматики и вычислительной техники и может быть использовано для решения задач спектрально-корреляционной обработки последовательностей действительных и комплексных выборок. Целью изобретения является расширение функциональных возможностей за счет вычисления преобразования Фурье действительных и комплексных последовательностей. Устройство содержит узел элементов И, регистр итераций, счетчик, два триггера, узел синхронизации, узел формирования инверсного кода, четыре элемента И, узел блокировки, два вычитателя, два кольцевых регистра сдвига и четыре коммутатора.

Указанная совокупность признаков позволяет достигнуть цели изобретения.

2 ил.

1270775

Изобретение относится к автоматике и вычислительной технике и может быть использовано для решения =-:àäà÷ спектрально-корреляционной обра.ботки последовательностей действительных и комплексных выборок.

Целью изобретения является расширение функциональных возможностей за счет определения преобразования Фурье действительных и комплексных после- 10 донательностей.

На фиг. 1 представлена функпиональная схема предлагаемого устройства управления для процессора. быстрого преобразования Фурье (БПФ) для дей- 15 ствительных и комплексных массивов данных, на фиг. 2 -- схема узла блокировки.

У стр ойс.1 во (!1!г! г . 1) сопержит узел элеглеггтов И 1, регис lp 2 из раций, 20 счетчик 3„ триггеры 4 и 5, узел 6 синхронизации, узел 7 формирования инверсного кода, элемент И 8,узел 9

-блокировки, вычитатели 10 и 11, кольцевые регистры 12 и 13 сгтига, комму- 25 татор 14. элементы И 15-17, коммутаторы 18-20.

Узел 9 блокировки (фиг. 2) содержит элементы И-HE 21 и 22, =-лементы И 23-28, сумматоры 29-31 по моду- 30 лю два, э- еме-нт Hi, 33, элемент ИЛИ

33, трг ггер 34, э гемент ИЛИ вЂ” HE 35.

Устройство работает следующим образом.

В случае обработки действительных последовательностей на вход И 1 поступает сигнал О, открывающий элемеII bl

И 8 и 16 и закрыгзаюший элемент И l6.

На. выходе элемента И l 5 устаназлина11 11 ется логический потенциал 0, кото- 4О рыи б,цокируе элег..!е»!т 11 1 / и управляв ет коммутаторами 1Я-?О так, что на их выходах сгояв;.ггпотся сигналы < liepвых входон. В такое же состояние устанавливается и коммутатор )4. g$ ! а прямых выходах триггеров 4 и 5 устаflaвлинаclcÿ потенциал 0, а на !! !! выходах р а 3 р ядо н счетчика 3 и р е ги ст

11 11 р а 2 ит ер аций — также по т е »гпиа !г О

Выхс>дь! TpII I I" еpa 4 являю» с!I выходамгг устройства и определяют режим работы для блокеB оперативпсй памяти процессор;l ("0" — очи !-!!ванне, "1" —.:".апггс ь} .

Сс.рия тактo».,ûõ импульсен с первого выхода узна 6 синхро изации ггоступает на счс.тный вход триггера ": !г формирует на :-.ыходах разрядов счетчика 3 и прям !и выходе триггера 5 исходный двоичный код, преобразуемый нычитателями 10 и 11 и кольцевыми регистрами 12 и 13 < двига в адресный код обращения к блокам о:1еративной памяти процессора.

На первом и пятом выходах устройства формируются коды адресов, а на третьем и шестом выходах — сигналы управления записью — считыванием операндов для блоков оперативной памяти процессора. На втором выходе устройства формируются коды адресов экспоненциалb»lb!x коэффициентов W, считываемых из блока постоянной памяти процессора.

В случае обработки одной комплексной последовательности цанных на вход

И 1 процессора поступает сигнал "1", который блокирует .=.-!емснты И Я и 16 и открывает элемен" И 15.

Перные и+1 итераций вьгчислгеггия

БПФ происходят аналогично случаю обработки 4 действительных массивов.

При этом узел 6 синхронизации генерирует серию импульсов, поступающих на тактовый вход триггера 5, на выходе которого, а также па выходах разрядного счетчика формируется исходный код адреса обращения к блокам оперативной памяти процессора. Данное адресное слово через узел 7 формирования инверсного кода поступает на входы элемента И 16 нычитателей 10 и 11, преобразуется по сигналам уп-равления с прямого и инверсного вь!ходов триггера 4 и заносится в кольцевые регистры 12 и 13 сдвига, режимом работы которых упрагзляет узел 9 блокировки. Сигналы с выходов разрядов кольцевого регистра 12 сдвига и через коммутатор 19 кольц- -. ûoãî регистра 13 сдвига поступангт на адресные входы блоков оперативной тамяти Ilpo11pccopa и задают порядок за.гиси и ".чи7ьгвания операндов. Признаком переход; к вычислению последующей итс.рации БПФ служит сигнал переполнения счетчика 3, ".вступающий на ": актоньггг вход (n+1) -разрядного регистра 2 г..терапий, по ко-!! торому проис»",oäèò запись 1 в старший разряд регистра 2 итераций llpH сдгзиге хранимой информации в сторону

MrIapIi »Ix paзрядов . Сиг»lail разрядон регистра. 2 итераций либо блокируют, либо разрешают прохождение исходного кода с вьг одол разрядов счетчика 3 через узел элементов И 1 на адресный вход блска постоянной

3 127( памяти процессора. По окончании (п+

+1)-й итерации сигналом переполнения счетчика 3 в младший разряд регистра итераций 2 записывается "1" из второго разряда регистра. Этот логический потенциал через элемент И 15 поступает на управляющие входы коммутаторов 18-20, управляющий вход коммутатора 14 переводит их в такое состояние, при котором на выходы коммутато-10 ров проходят сигналы с вторых входов.

Кроме того, элемент И 17 открывается и пропускает на вход младшего разряда адреса блока оперативной памяти процессора сигнал с выхода триг-15 гера 4, причем триггер 5 генерирует сигналы управления (записью-считыванием) блоков оперативной памяти процессора через узел 9 блокировки (при этом запрещается запись в блоки опе- 20 ративной памяти. Таким образом, осуществляется последняя, (п+2)-я итерация БПФ.

Формула изобрет ения 25

Устройство управления для процессора быстрого преобразования Фурье, содержащее узел синхронизации, первый и второй триггеры, счетчик, регистр щ0 итераций, узел элементов И, узел формирования инверсного кода, первый элемент И, первый и второй вычитатели, первый и второй кольцевые регистры сдвига и узел блокировки, причем первый выход узла синхронизации подключен к счетному входу первого тригге- ра, прямой выход которого подключен к счетному входу второго триггера, параллельный выход счетчика подклю- 40 чен к первому информационному входу узла элементов И и информационному входу узла формирования инверсного кода, выход переполнения счетчика подКлючен к входу управления сдвигом ре- 5 гистра итераций, параллельный вьгход которого подключен к второму информационному входу узла элементов И, выход первого разряда регистра итераций подключен к управляющему входу узла элементов И и к первому входу элемента И, выход которого подключен к управляющему входу узла формирования инверсного кода, выход которого подключен к суммирующим входам первого и второго вычитателей, выходы которых поразрядно подключены к информационным входам разрядов с второго по

1775 4 (n+1)-й соответственно первого и второго кольцевых регистров сдвига, выходы первого и второго кольцевых регистров сдвига и выход узла элементов И являются соответственно первым, вторым и третьим вьгходами устройства, причем узел блокировки содержит элемент ИЛИ-НЕ, элемент ИЛИ, элемент НЕ, первый, второй и третий сумматоры по модулю два, первый и второй элементы И-НЕ, первый, второй, третий, четвертый, пятый и шестой элементы И и триггер, причем вход элемента НЕ соединен с первыми выходами первого сумматора по модулю два и элемента ИЛИ, и-й вход элемента ИЛИ-НЕ соединен со счетным входом триггера, выход элемента НЕ подключен к пеpBbIM входам первого и второго элементов И-НЕ и первым входам первого и второго элементов И, выход элемента ИЛИ-НЕ подключен к второму входу элемента ИЛИ, выход которого подключен к первым входам третьего и четвертого элементов И, выход третьего элемента И подключен к второму входу первого элемента И и прямому входу пятого элемента И, выход четвертого элемента И подключен к второму входу второго элемента И и к прямому входу шестого элемента И, инверсные входы пятого и шестого элементов И подключены к выходу первого сумматора по модулю два, прямой и инверсный выходы триггера подключены к вторым входам соответственно первого и второго элементов И-НЕ, выходы которых подключены к первым входам соответственно второго и третьего сумматоров по модулю два, вторые входы которых подключены к выходам соответственно второго и первого элементов И, выходы второго и третьего. сумматоров по модулю два узла блокировки подключены к входам управления сдвигом соответственно второго и первого кольцевых регистров сдвига, выходы пятого и шестого элементов И узла блокировки являются соответственно четвертым и пятым выходами устройства, выход (n+ 1)-ro разряда регистра итераций подключен к второму входу первого сумматора по модулю два узла блокировки, вход элемента ИЛИ 1

НЕ которого подключен к параллельному выходу счетчика, а выход первого разряда регистра итераций подключен к входу элемента HE узла блокировки, 5 12707 о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет определения преобразования Фурье действительных и комплексных последовательностей, в него введены второй, третий и четвертый элементы И, первый, второй, третий и четвертый коммутаторы, причем третий вход первого элемента И соединен с первым входом второго элемента И 1О и инверсным входом третьего элемента

И и является входом задания режима устройства, второй вход второго элемента И соединен с входом третьего элемента И и подключен к выходу первого разряда регистра итераций, выход второго элемента И подключен к второму входу четвертого элемента И и к управляющим входам первого, второго, третьего и четвертого коммутаторов, первый вход четвертого элемента И соединен с первым информационным входом первого и третьего коммутаторов и подключен к прямому выходу второго триггера, инверсный выход кото- р5 рого подключен к первому информацион75 ному входу второго коммутатора, второй информационный вход которого под— ключен к инверсному выходу первого триггера, прямой вход которого подключен к вторым информационным входам первого и третьего коммутаторов, выходы первого и второго коммутаторов подключены к вторым входам соответственно третьего и четвертого элементов И узла блокировки и вычитающим входам соответственно первого и второго вычитателей устройства, являющихся соответственно шестым и седьмым выходами устройства, выход третьего коммутатора подключен к первому входу первого элемента И и выходу первых разрядов первого и второго кольцевых регистров сдвига, выход третьего элемента И подключен к инверсному входу узла. элементов И, выход второго кольцевого регистра подключен к информаиионному входу четвертого коммутатора, выход которого является восьмым выходом устройства, а выход четвертого элемента И соединен с выходом узла элементов И.

Составитель A.ÁàðàíQH

Редактор Ю.Середа Техред Н.Глущенко Корректор С.Шекмар

Заказ 6971 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4!5

Производственно-полиграфическое предприятие, г. Ужгород. ул. Проектная, 4