Устройство для сравнения фаз

 

Изобретение относится к электротехнике , в частности j релейной защите. Цель изобретения - повышение точности сравнения фаз путем ис ключения погрешности при изменения частоты входных сигналов. Формирователи сравниваемых величин 1 и 2 преобразуют синусоидальные входные величины в двойные сигналы, подаваемые на D-триггер 4, которьш управляет элементом 2-2-2И-3 ИЛИ 5, формирующим сигнал нулевого уровня. Сигнал на выходе элемента 5 сравнивается с продолжительностью полупериода сигнала на входе формирователя 1 при помощи делителей частоты 6, 7 и 8 и реверсивных счетчиков 13, 14. Счетчик 13 подключен суммирующим входом к выходу делителя 7 и вычитающим входом к выходу делителя 6, а счетчик 14 - к выходам делителей 6 и 8. Для выделения момента окончания счета предназначек элемент 2И 9, формирующий единичный сигнал. Если на входах разрешения счета делителей частоты 6, 7 и 8 (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1282254 А1

g)) 4 Н 02 H 3/38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3753640/24-07 (22) 14.06.84 (46) 07.01.87. Бюл. И- 1 (71) Ростовский институт инженеров железнодорожного транспорта (72) Е.M.ÓëüÿíèUêèé, В.Н.Хуршман,, В.Д.Майоров и В.Ш. Гатенадзе (53) 621,316.925(088.8) (56) Авторское свидетельство СССР

И- 790061, кл, Н 02 Н 3/38, 1979.

Авторское свидетельство СССР

И 1125696, кл. Н 02 Н 3/38, 1983 . (54) УСТРОЙСТВО ДЛЯ СРАВНЕНИЯ ФАЗ (57) Изобретение относится к электротехнике, в частности к релейной защите. Цель изобретения . — повышение точности сравнения фаз путем исключения погрешности при изменения частоты входных сигналов. Формирователи сравниваемых величин 1 и 2 преобразуют синусоидальные входные величины в двойные сигналы, подаваемые на D-триггер 4, который управляет элементом 2-2"2И-3 ИЛИ 5. формирующим сигнал нулевого уровня.

Сигнал на выходе элемента 5 сравнивается с продолжительностью полупериода сигнала на входе формирователя 1 при помощи делителей частоты

6, 7 и 8 и реверсивных счетчиков

13, 14, Счетчик 13 подключен суммирующим входом к выходу делителя 7 и вычитающим входом к выходу делителя 6, а счетчик 14 — к выходам делителей 6 и 8. Для вьщеления момента окончания счета предназначен элемент 2И 9, формирующий единичный сигнал. Если на входах разрешения счета делителей частоты б, 7 и 8

<282254 появляются сигналы единичного уровня, этот сигнал, поступая на тактовые входы триггеров 11 и 12, фиксирует в них состояние старших разрядов счетчиков 13 и 14 и через интервал времени, определяемый элементом задержки 10, устанавливает в исходное состояние счетчики 13 и 14. При увеличении (уменьшении) частоты сравниваемых сигналов уменьшается (увеI

Изобретение относится к электротехнике и может применяться в цифровых комплексах релейной защиты и автоматики энергосистем, в которых установки измерительных органов автоматически изменяются при изменении режима работы энергосистемы или задаются оператором с пульта .ЭВМ.

Целью изобретения является повышение точности сравнения фаз путем исключения погрешности при изменении частоты входных сигналов.

На чертеже изображена функциональная схема устройства.

Устройство содержит два формирователя 1 и 2 сравниваемых величин, инвертор 3, подключенный входом к выходу формирователя 1 сравниваемых величин, к которому подключен также информационный вход первого D-триггера 4, к тактовому входу которого подключен выход второго формирователя 2 сравниваемых величин, подключенный также к двум входам элемента

2-2-2И-ЗИЛИ 5, к двум другим входам которого подключен выход инвертора

3, а к двум другим входам подключен выход D-триггера 4, первый 6, второй

7 и третий 8 программируемые дели. тели частоты, элемент 2И 9, к выходу которого подключены входы элемента 10 задержки, а также тактовые входы второго 11 и третьего 12 D-триггеров, к информационным входам которых подключены выходы старших разрядов соответственно первого 13 и второго 14 реверсивных счетчиков с предустановкой, второй элемент 2И 15, подключенный входами к выходам

D-триггеров 11 и 12 и генератор 16 лнчивается) продолжительность интервала нулевого уровня сигнала на выходе элемента 5, разрешающего счет делителей частоты 7, 8 и 6. Таким образом, изменение частоты сравниваемых сигналов за счет пропорциональности их уменьшения (увеличения) не изменяет их соотношения, следовательно, не приводит к ложному срабатыванию. 1 ил.

2 импульсов, подключенный выходом к тактовым входам первого 6, второго 7 и третьего 8 программируемых делителей частоты, к информационному входу первого из которых подключен выход инвертора 4, а к информационным входам второго и третьего программируемых делителей частоты подключен выход элемента 2-2-2И-ЗИПИ 5, подключенный также к,цругому входу элемента 2И 9, а выход первого программируемого делителя 6 частоты подключен к вычитающему входу первого 13 и суммирующему входу второго 14 реверсивных счетчиков, выходы второго 7 и третьего 8 программируемых делителей частоты подключены соответственно к суммирующему входу первого и вычитающему входу второго реверсивных счетчиков, входы старших разрядов предустановки которых подключены к источникам сигналов единичного уровня, а входы остальных разрядов предустановки подключены к источникам сигналов нулевого уровня, Устройство работает следующим образом.

Формирователи сравниваемых величин 1 и 2 преобразуют синусоидальные входные величины в двоичные сигналы, подаваемые на информационный и тактовый входы D-триггера 4, на выходе которого формируется единичный сигнал, если в момент поступления на его тактовый вход переднего фронта импульса с выхода форми рователя 2 на его информационном входе уже имеется единичный сигнал с выхода формирователя 1. Это соответствует углу сдвига фаз q между

1282254

Сравниваемыми сигналами, удовлетворяющему условию 0 (1» 180, При уго ле сдвига фаз 180 р а 360 в момент поступления переднего фронта импульса на тактовый вход1 на информационI ном входе будет сигнал нулевого уровня и D-триггер 4 установится в нулевое состояние. D-триггер 4 управляет элементом 2-2-2И-ЗИЛИ 5»который формирует сигнал нулевого уровня, по продолжительности равный времени между передними фронтами импульсов с выходов формирователей 1 и 2, т.е. сигнал, продолжительность которого пропорциональнК углу сдвига фаз. Сформированный таким образом сигнал на выходе элемента 5 сравнивается с продолжительностью полупериода сигнала на входе формирователя 1 при помощи делителей

6 — 8 частоты и реверсивных счетчиков 13 и 14. Для задания зоны срабатывания устройства на входы установки коэффициентов деления делителей 6 — 8 частоты подаются в двоичном виде числа а » ц, Ь соответственно. Причем число с выбирается исходя из требуемой разрядности и представления граничных углов »„„ и р „„зоны срабатывания по формуле

t»»ax „,, С = 2, а числа а и b, определяа о ются из соотношений д „ = — 180 и

b и „= — 180 округлением до ближайшего целого значения. При частоте сравниваемых сигналов fg продолжительность их полупериода будет .1

Тогда при частоте импульсов

2 с

f< генератора 16 с выхода делителя

6 частоты за период сравниваемых сигfü 1 налов поступит N = - импульс с с сов. При сдвиге фаз сравниваемых сигналов продолжительность интервала нулевого уровня на выходе эле1 Ч мента 5 будет — — — - . Тогда с вы2f ñ 180 хода делителей 7 и 8 частоты за период сравниваемых сигналов постуf» 1 Ч пит соответственно N = -- — †-р а а 2f, 180

f»» и N = — ††: †- т.е. попадании

Ь Ь 2fñ 180 угла сдвига фаз ц» в задаваемый уставками р ;„ип» „интервал, будет выполня1 ься условие 1Чд 8 Ис + Ng е IIpo»

50 ла сдвига фаз в зоне срабатывания, 55

f5

45 верка выполнения этого условия осуществляется реверсивными счетчиками

13 и 14р причем счетчик 13 предназнач е н для проверки условия И,.„ И, а счетчик 14 — условия N N,Îáà с счетчика предварительно устанавливаются в исходное состояние с единицей в старием разряде и нулями в остальных. Если за время счета число импульсов, поступающих на суммирующий вход, равно или больше числа импульсов, поступающих на вычитающий вход, то состояние старшего разряда остается единичным. В противном случае, после окончания счета старший разряд будет иметь нулевое состояние.

Таким образом, счетчик 13, подключенный суммирующим входом к выходу делителя 7 и вычитающим входом к выходу делителя 6, будет к моменту окончания счета иметь единицу в стар шем разряде, если q „ q, а счетчик

14, связанный суммирующим входом с выходом делителя 6 и вычитающим входом с выходом делителя 8, будет иметь единицу в старшем разряде если

q q»„. Для выделения момента окончания счета предназначен элемент 2И

9, который формирует на своем выходе единичный сигнал в случае, если на входах разрешения счета делителей частоты 6, 7 и 8 появляются сигналы единичного уровня, прекращающие, счет .

Единичный сигнал с выхода элемента

2И, 9, поступая на тактовые входы

D-триггера 11 и 12, фиксирует в них состояние старших разрядов счетчиков

13 и 14 и через интервал времени, определяемый элементом 10 задержки, устанавливает в исходное состояние счетчики 13 и 14.

Следовательно, D-триггеры 11 и 12 устанавливаются в единичные состояния если выполняется условие (;„ ((Выходные сигналы D-триггеров 11 и 12 объединяются по функции

2И элементом 15, таким образом, при (1»ып» с,, т.е. при нахождении yrна выходе элемента 2И 15 формируется единичный сигнал.

При увеличении (уменьшении) частоты сравниваемых сигналов уменьшается (увеличивается) продолжительность интервала нулевого уровня сигнала на выходе элемента 5, разрешающего счет делителей частоты 7 и 8, следовательно, число импульсов Мц, подаваемых

1282254

Формула изобретения

Составитель Т. Щеголькова

Редактор С. Патрушева Техред A.Êðàâ÷óê Корректор С. Шекмар

Заказ 7280/54 Тираж 619

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4!5

Подписное

Цроизводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 с выхода делителя 7 частоты на суммирующий вход счетчика 13 и число импульсов И, подаваемых с выхода делителя 8 частоты на вычитающий вход счетчика 14. Вместе с уменьшением (увеличением) интервала нулевого уровня с выхода элемента 5 будет пропорционально уменьшаться (увеличиваться) продолжительность интервала нулевого уровня сигнала на выхо- 10 де инвертора 3, разрешающего счет делителя 6 частоты, следовательно, число импульсов N,, подаваемых с выхода делителя 6 частоты на вычитающий вход счетчика 13 и суммирующий 15 вход счетчика 14. Таким образом, изменение частоты сравниваемых сигналов хотй и приводит к изменению чисел N N» N, но за счет пропорциональности их уменьшения (увеличения) не изменяет их соотношения в неравенстве Х N ) N b,,следовательно, не прйводит к ложному срабатыванию предлагаемого устройства.

Этим обеспечивается повышение точ- 25 ности сравнения фаз при изменяющейся частоте сравниваемых сигналов.

Устройство для сравнения фаз, содержащее два формирователя сравниваемых величин, выход первого из которых подключен ко входу инвертора,генератор импульсов, элемент задержки, три триггера и элемент 2И, выход которого является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения точности сравнения фаз путем исключения погрешности при 40 .изменении частоты входных сигналов, дополнительно введены элемент 2-2-2И-ЗИЛИ, три программируемых делителя частоты, элемент 2И и два реверсивных счетчика с предустановкой, 45 а упомянутые триггеры выполнены в виде D-триггеров, при этом выход первого формирователя сравниваемых величин подключен также к информационному входу первого D-триггера, к тактовому входу которого подключен выход второго формирователя сравниваемых величин, подключенный также к двум соответствующим входам элемента 2-2-2И-ЗИЛИ, к двум другим входам которого подключен выход инвертора, а к третьим двум входам подключен Рыход первого D-триггера, выход инвертора подключен к одному из входов вновь введенного элемента 2И, а также к разрешающему входу первого программируемого делителя частоты, к тактовому входу которого подключен выход генератора импульсов, подключенный также к тактовым входам второго и третьего программируемых. делителей частоты, к информационным входам которых, а также к другому входу вновь введенного элемента 2И подключен выход элемента 2-2-2И-ЗИЛИ, а выход первого программируемого делителя частоты подключен к вычитающему входу первого и суммирующему входу второго реверсивного счетчиков, выходы второго и третьего программируемых делителей частоты подключены соответственно к суммирующему входу первого и вычитающему входу второго реверсивных счетчиков, входы старших разрядов предустановки которых подключены к источникам сигналов единичного уровня, а входы остальных разрядов предустановки подключены к источникам сигналов нулевого уровня, входы разрешения записи реверсиввых счетчиков подключены через элемент задержки к выходу вновь введенного элемента

2И, который подключен также к тактовым входам второго и третьего D-триг геров, к информационным входам которых подключены выходы старших разрядов соответственно первого и второго реверсивных счетчиков, а выходы второго и третьего D-триггеров подключены к входам элемента 2И.