Усилитель для считывания информации из блоков памяти

 

Изобретение относится к вычислительной технике и может быть использовано в ЗУ на КМДП транзисторах для считывания информации. Цель изобретения - повышение быстродействия устройства. Устройство для считывания информации из блоков памяти содержит две входные шины, дне входные разрядные шины, адресный вход, общую шину, два разрядных транзистора п-типа, два усилительных транзистора птипа, два входных транзистора р-типа , два установочных транзистора птипа, причем стоки первого и второго разрядных транзисторов соединены с первой и второй входными разрядными шинами соответственно, а истоки объединены , первый и второй,усилительные транзисторы соединены по схеме с перекрестной связью, истоки первого и второго входных транзисторов соединены с первой и второй входными разрядными шинами соответственно сток первого входного транзистора соединен со стоками первых усилительного и установочного транзисторов и затвором первого разрядного транзистора , сток второго входного транзистора соединен со стоками вторых усилительного и установочного транзисторов и затвором второго разрядного транзистора, истоки разрядных транзисторов соединены с общей шиной и истоками усилительных и установочных транзисторов, затворы входных и установочных транзисторов соединены с адресным входом устройства. 1 ил. О

СОКИ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (50 4 С 11 С 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ к Авторском саидктельствм па, два установочных транзистора итипа, причем стоки первого н второго разрядных транзисторов соединены с первой и второй входными разрядными шинами соответственно, а истоки объединены, первый и второй. усилительные транзисторы соединены по схеме с перекрестной связью, истоки первого и второго входных транзисторов соединены с первой н второй входными разрядными шинами соответственно сток первого входного транзистора соединен со стоками первых усилительного и установочного транзисторов и затвором первого разрядного транзистора, сток второго входного транзистора соединен со стоками вторых усилительного и установочного транзисторов и затвором второго разрядного транзистора, истоки разрядных транзисторов соединены с общей шиной и истоками усилительных и установочных транзисторов, затворы входных и установочных транзисторов соединены с адресным входом устройства. 1 ил.

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3924314/24-24 (22) 05.04.85 (46) 15.01.87. Бюл. Ф 2 (72) В.В.Баранов, Ю.И.Герасимов, Н.Г.Григорьев, А.Н.Кармазинский, П.Б.Поплевин и Э.П.Савостьянов (53) 681.327.6 (088 ° 8) (56) Патент Англии Р 2071948, кл. С 11 С 7/02, 1980.

Патент США Р 4272832, кл. G 11 С 7/02, 1984.

: (54) УСИЛИТЕЛЬ ДЛЯ СЧИТЫВАНИЯ ИНФОРМАЦИИ ИЗ БЛОКОВ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано в ЗУ на КИДП транзисторах для считывания информации. Цель изобретения — повышение быстродействия устройства. Устройство для считывания информации из блоков памяти содержит две входные шины, две входные разрядные шины, адресный вход, общую шину, два разрядных транзистора и типа, два усилительных транзистора и. типа, два входных транзистора р-ти„„SU, 1283851 А1

1 12838

Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах на

ЮЩП транзисторах для считывания информации. 5

Цель изобретения — повышение быст" родействия усилителя.

На фиг. 1 показана схема предлагаемого устройства", на фиг. 2 — диаграмма работы усилителя считывания, 10

Устройство для считывания информации из блоков памяти содержит первый 1 и второй 2 разрядные входы, первый 3 и второй 4 разрядные выходы, адресный вход 5, общую шину 6, первый ? и второй 8 разрядные транзисторы п-типа, первый 9 и второй 10 усилительные транзисторы п-типа, а также первый 11 и второй 12 входные 20 транзисторы р-типа, первый 13 и второй 14 установочные транзисторы итипа, внутренние узлы 15 и 16, причем стоки первого и второго разрядных транзисторов 7 и 8 соединены с 2S первым и вторым выходными разрядными выходами 3 и 4 соответственно, а истоЫи объединены, первый и второй усилительные транзисторы 9 и 10 соединены по схеме с перекрестной связью, истоки первого и второго входных транзисторов 11 и 12 соединены с первым и вторым разрядными входами 1 и

2 соответственно, сток первого входного транзистора 11 соединен со стоками первых усилительного 9 и установочного 13 транзисторов и затвором первого разрядного транзистора 7, сток второго входного транзистора 12 . соединен со стоками вторых усилительного 10 и установочного 14 транзисторов и затвором второго разрядного транзистора 8, истоки разрядных транзисторов 7 и 8 соединены с общей шиной 6 и истоками усилительных и установочных транзисторов 9-10 и 13-14, затворы входных и установочных транзисторов 11-14 соединены с адресным входом 5 устройства.

Усилитель работает следующим об- 5д разом.

В статическом режиме на адресном входе 5 поддерживается напряжение логического нуля (логический О). При этом открыты установочные транзисторы 13-14, а остальные транзисторы 7 — .

12 закрыты, благодаря чему во внутренних узлах 15 и 16 установлены напряжения логического О. Сквозное про

51 2 текание тока через устройство, а, следовательно, и потребление мощности, отсутствует.

Режим считывания информации поясняется с помощью временной диаграммы на фиг. 2. В начальный момент времени t, начинается изменение напряжения на разрядных входах 1 и 2 в соответствии со считываемой информацией. Для определенности напряжение на втором разрядном входе 2 остается равным логической 1, а на первом входе 1 уменьшается по линейному закону где V((t) — напряжение на первой разрядной шине 1;

V напряжение логическои 1, V — коэффициент, характеризующий скорость изменения напряжения на разрядной шине — время.

Когда разность напряжений на разрядных входах 1 и 2 станет достаточной для того, чтобы скомпенсировать разбаланс плеч усилительной части устройства на транзисторах 9-12, вызванный разбросом параметров симметричных транзисторов (обозначим эту разность напряжений, компенсирующую разбаланс плеч, через V ), на адресный вход 5 подается напряжение логического О (момент времени t ).

В результате закрываются установочные транзисторы 13 и 14 и открываются входные транзисторы 11 и 12. Поскольку усилительные транзисторы 9 и 10 в устройстве с перекрестной связью (положительной обратной связью). то в устройстве развивается регенеративный переходной процесс, в результате чего в узле 16 формируется высокий уровень напряжения, близкий логической 1, а в узле 15 - наУ пряжение логического О. Транзисторы

8-9 и 11-12 оказываются открытыми, а транзисторы 7, 10 и 13-14 — запертыми, в момент времени t начинается разряд емкости током разрядного транзистора 8. В момент времени t напряжение на разрядной шине 4 достигает уровня V„, по которому определяется быстродействие в режиме считывания. В момент t< на адресный вход 5 подается напряжение логической 1, а напряжения на разрядных входах 1-4 устанавливаются до уровней логической 1, и устройство устанав12838 ливается в состояние, соответствующее статическому режиму.

Формула изобретения

Усилитель для считывания информации иэ блоков памяти, содержащий первый и второй разрядные транзисторы п-типа, первый и второй усилительные транзисторы п-типа, причем стоки первого и второго разрядных 10 транзисторов являются соответственно первым и вторым разрядными выходами усилителя, а истоки объединены, первый и второй усилительные транзисторы соединены по схеме с перекрест- f5 ной связью, отличающийся тем, что, с целью повышения быстродействия усилителя, в него введены первый и второй входные транзисторы, 5t Д р-типа и первый и второй установочные транзисторы п-типа, причем истоки первого и второго входных транзисторов являются первым и вторым разрядными входами усилителя соответственно, сток первого входного транзистора соединен со стоками первых усилительного и установочного транзисторов и затвором первого разрядного транзистора, сток второго входного транзистора соединен со сто-: ками вторых усилительного и установочного транзисторов и затвором второго разрядного транзистора, истоки разрядных транзисторов соединены с общей шиной и истоками усилительных и установочных транзисторов, затворы входных и установочных транзисторов являются адресным входом усилителя.

1283851

Составитель В.Гордонова

Редактор Ю.Середа Техред А,Кравчук Корректор 11, Иаксимишинец

Заказ 7450/52 Тираж 589 Подписное

ВНИИПИ Государствейного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рау шская наб,, д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4