Запоминающее устройство с контролем информации

 

Изобретение относится к области вычислительной техники, может быть использовано для построения буферных запоминающих устоойств (ЗУ) или устройств отображения информации и обеспечивает расширение функциональных возможностей за счет обеспечения контроля ЗУ при его работе в реальном масштабе времени. Устройство содержит блок 1 памяти, блок 2 управления, коммутатор 3 сигнатурный анализатор 4, элемент И 5, регистр 6, элемент 7 задержки, блок 8 сравнения, элемент И 9, инди- g ю 00 00 -vj ел оо фиг}

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (sg 4 С 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3693027/24-24 (22) 23.01.84 (46) 07.02.87. Бюл. К - 5 (71) Московский инженерно-физический институт (72) N.À. Иванов (53) 681.325(088.8) (56) Иванов М.А., Кларин А.П., Тышкевич В.Г. Методика оперативного анализа информации искровых камер гамма-телескопа. — Методологические аспекты применения ЭВМ в ядерной физике и технике. — M.: Атомиздат, 1981, с. 37-45.

Авторское свидетельство СССР

В 1032481, кл. С 11 С 29/00, 1983.

„„SU„„1288758 А1 (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОНТ-.

РОЛЕМ ИНФОРМАЦИИ (57) Изобретение относится к области вычислительной техники, может быть использовано для построения буферных запоминаюших устройств (ЗУ) или устройств отображения информации и обеспечивает расширение функциональных возможностей за счет обеспечения контроля ЗУ при его работе в реальном масштабе времени. Устройство содержит блок 1 памяти, блок 2 управления, коммутатор 3 сигнатурный анализатор 4, элемент

И 5, регистр 6, элемент 7 задержки. с блок 8 сравнения, элемент И 9, инди1288758 катор 10. Сигнатурный анализатор 4 лю ы и N регистров 17 (N — степень сопержит блок 14 деления по модулю примитивного многочлена над полем с<, И блоков 15 умножения по моду- СЕ(о(); К = )пй log, <4)(, где n— лю,, К блоков 16 сложения по моду- разрядность ячеек блоков памяти).4 ил, Изобретение относится к вычислительной технике, а именно к запоминающим устройствам (ЗУ) с контролем правильности хранения информации, и может быть использовано для построения буферных ЗУ или устройств отображения информации.

Цель изобретения — расширение функциональных возможностей за счет обеспечения контроля ЗУ при его ра- 10 боте в реальном масштабе времени.

На фиг.1 представлена структурная схема ЗУ с контролем информации; на фиг. 2 — структурная схема блока управления; на фиг. 3 — структурная

15 схема сигнатурного анализатора для

К 1; на фиг. 4 — временные диаграммы работы устройства.

Устройство содержит блок 1 памяти, блок 2 управления, коммутатор 3, сигнатурный анализатор 4, элемент И

5, регистр 6, элемент 7 задержки, блок 8 сравнения, элемент И 9, индикатор 10, информационные входы 11, тактовый вход 12 и выходы 13. Сигнатурный анализатор 4 содержит блок 14 деления по модулю d, N блоков 15 умножения по модулю о, К блоков 16 сложения по модулю ot. u N регистров

17 (гд N — - степень примитивного многочлена над полем GF(d ); К =) †" {, P l где и -разрядность ячеек блока 1 памяти).

Блок 2 управления (фиг.2) содержит генератор 18 импульсов, элемент И 19, элемент 2И-ИЛИ 20, счетчик 21 адреса, дешифратор 22, элемент

23 задержки, первый триггер 24, второй триггер 25 и формирователь 26. 10

Устройство работает следующим образом.

Перед началом работы все последовательностные элементы устройства, за исключением регистра 6, состояние 45 которого безразлично, устанавливаются в нулевое состояние. Цепи начальной установки не показаны. Нулевое состояние триггера 24 определяет режим записи информации в блок 1 памяти. Приход каждого i-го тактового импульса (i = Г,ш, m — количество двоичных наборов, поступающих на входы 11, подлежащих записи в блок 1) вызывает появление на выходе формирователя 26 сигнала, осуществляющего запись i-го двоичного набора в ячейку, адрес которой определяется счетчиком 21.

Нулевое состояние триггера 24 определяет прохождение на выходы коммутатора 3 данных с входов 11 устройства, которые поступают в сигнатурный айализатор 4, осуществляющий их свертку по закону примитивного многочлена. Состояние счетчика 21 изменяется по заднему фронту сигнала с выхода элемента 2И-ИЛИ 20. Последний m-й тактовый импульс, появляющийся на выходе дешифратора 22, пройдя через элемент 23 задержки, устанавливает в состояние "1" триггер 24. Сигнал с выхода элемента И 5 переписывает полученную в регистрах

17 сигнатуру в регистр 6, после чего сигнал с выхода элемента 7 задержки устанавливает регистры 17 в состояние 000...0. Единичное состояние триггера 24 определяет режим считывания содержимого ячеек блока 1 памяти.

По заднему фронту сигнала с выхода генератора 18 триггер 25 уста- . навливается в состояние "1", после чего с выхода элемента И 19 начинают поступать импульсы считывания, которые, пройдя через элемент. 2И-ИЛИ

20 на вход формирователя 26, вызывают появление на выходе последнего сигналов, осуществляющих считывание содержимого ячеек блока 1 памяти по адресам, определяемым состоянием счетчика 21.

1288758

Запоминающее устройство с контролем информации, содержащее блок памяти, блок управпения и сигнатурный анализатор, причем информационные входы и тактовый вход устройства соединены соответственно с информационными входами блока памяти и с тактовым входом блока управления, о т л и ч .а ю ш е е с я тем, что, с целью расширения функциональных возможностей за счет обеспечения контроля ЗУ при его работе в реальном масштабе времени, оно дополнительно содержит коммутатор, блок сравнения, регистр, два элемента И, элемент задержки и индикатор, причем адресные и управляющие входы блока памяти подключены к выходам управления памятью блока управления, информационные входы соединены с первой группой входов коммутатора, а выходы, являющиеся выходами устройства, соединены с второй группой входов коммутатора, выходы которого подключены к информационным входам сигнатурного анализатора, управляющий вход коммутатора соединен с первым входом первого элемента И и с выходом выборки режима блока управления, установочный выход которого соединен с вторыми входами первого и второго элементов И и через элемент задержки с установочным входом сигнатурного анализатора,тактовый выход устройства управления соединен с тактовым входом сигнатурного анализатора, а выход разрешения запоминания сигнатуры — с первым входом второго элемента И, выход которого соединен с управляющим входом регистра, входы которого соединены с выходами сигнатурного анализатора и с первой группой входов блока сравнения, вторая группа входов которого подключена к выходам регистра, управляющий вход блока сравнения соединен с выходом первого элемента И, а выход — с входом индикатора.

В режиме считывания на выходах коммутатора 3 появляется уже информация с выходов блока 1 памяти. По— следний m-й импульс считывания вызывает появление сигнала на выходе элемента И 9, по которому происходит сравнение полученной сигнатуры с сигнатурой, полученной при записи информации. В случае несовпадения сигнал с выхода блока 8 сравнения посту- 10 пает на индикатор 10, который осу, ществляет индикацию признака несовпадения. Триггер 24 устанавливается в "0", сигнал с выхода элемента 7 задержки устанавливает в состояние 15

0...0 регистры 17. Таким образом, устройство готово к приему следующего массива информации.

Структура формирователя 26 определяется типом используемого ЗУ. Так,20 например, в случае использования

БИС ЗУ 155РУ1 формирователь 26 осуществляет выдачу на блок 1 памяти сигналов 11Š— запись/считывание и

СŠ— выборка кристалла, формируя их по длительности и амплитуде.

Рассмотрим работу блоков, осуществляющих свертку поступающей информации по закону примитивного многочлена. На фиг.3 рассмотрен простей- 30 ший частный случай, когда К=1. Цепи установки в исходное состояние не показаны. Блоки 15 осуществляют умножение на величину а>,,1 = 1 N, блок

14 деления — деление на величину— о, . Разрядность регистров 17 равна

)logged.(. При отсутствии сигналов на контролируемых входах для двоичнод.-ричного числа для выходных сигналов блока 14 можно записать: 40

N J

-а,W =a D W+.. i а,у M+...+а,-g 11, где сложение и умножение осуществляоЕ ются по модулю четыре; D — оператор задержки на Ы тактов. После неслож- 45 ных преобразований получим (Ч 3

14(а D +...+ а,D +... a,Э+а,) =О, т.е. характеристический многочлен схемы, показанной на фиг. 3, имеет 50 вид и (Х)=а + а,х +,а,Х+а,, Подобрав соответствующим образом коэффициенты а и 0., можно полу- 55 чить неприводимый многочлен максимального периода.

Блоки 14-16 представляют собой комбинационные схемы, которые строятся на основе соответствующей им таблицы истинности. Возможна их реализация на основе ПЗУ.

Формула изобретения! 288758

1 2887 58.

6 6 6

° ° °

6 °

6 6

6 I

6 I

° 6

° 6

6 °

6 ° б

° I I

4 6

° °

6 6 б

Составитель С. Сушка

Техред В. Кадар Корректор А. Тяско

Редактор В. Петраш

Заказ 7813/50 Тираж 611 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие,- г. Ужгород, ул. Проектная, 4