Синтезатор частот

 

Изобретение относится к радиотехнике и обеспечивает снижение побочных составляющих в спектре выходного сигнала синтезатора частот (СЧ), СЧ содержит фазовый компаратор 1, фильтр 2 нижних частот, управляе- Nfttfi генератор 3, делитель 4 частоты с переменным коэф. Деления (ДПКД), задатчик 5 дробной части коэф.деления , ЦАП 6, источники 7 и 13 тока, токовые ключи 8 jk 14, интегратор 9, блок 10 выборки-хранения, делитель 11 частоты (ДЧ), триггер 12, распределитель 15 импульсов, элементы И-НЕ 6, 17-, элемент И 18, фиксатор 19 временного положения импульсов., В , задатчик 5 дробной части загружается код, соотв. выходной частоте СЧ в дробньгх долях от fg , а в ДПКД 4.- код,соотв« выходной частоте СЧ в лых долях от fp . Выходной импульс ДПКД 4 устанавливает коэф. деления ДЧ 11, ДЧ тактирует работу распределителя 15, который формирует импульсы управления работой узлов СЧ, имеющие период Т и разные фазу и длительность . В задатчике 5 дробной части накаплй зается фазовая разность между импульсами входного опорного сигнала петли фазовой автоподстройки и импульсами выходного сигнала управляемого генератора 3. 2 з.п. ф-лы, 3 ил. (Л «

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 Н 03 L 7/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ!

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3814524/24-09

{22) 09,10.84

{46) 28,02.87. Бюл. Ф 8 (72) И,-Г.Б.Балтарагис, К,И,Сметанин и А.А.Шняука (53) 621,373.42 (088.8) (56) Авторское свидетельство СССР !

t 785944, кл. Н 03 В 21/02, !979.

Патент США Ф 4!79670, кл. 331-10, 1979. (54) СИНТЕЗАТОР ЧАСТОТ (57) Изобретение относится к радиотехнике и обеспечивает снижение побочных составляющих в спектре выходного сигнала синтезатора частот (СЧ). СЧ содержит фазовый компаратор

1 фильтр 2 нижних частот, управляемый генератор 3, делитель 4 частоты с переменным коэф. деления (ДПКД), задатчик 5 дробной части коэф,деления, ЦАП 6, источники 7 и 13 тока, токовые ключи 8 и 14, интегратор 9, „„SU„„3293841 А 1 блок 10 выборки-хранения, делитель

1! частоты (ДЧ), триггер 12, распре- делитель 15 импульсов, элементы И-НЕ

16, 17., элемент И 18, фиксатор 19 временного положения импульсов. В задатчик 5 дробной части загружается код, соотв, выходной частоте СЧ в дробных долях от f,„ а в ДПКД 4— код,соотв, выходной частоте СЧ в це"; лых долях от и, Выходной импульс

ДПКД 4 устанавливает коэф. деления

ДЧ 11, ДЧ тактирует работу распределителя 15, который формирует импульсы управления работой узлов СЧ, имеющие период T,„ и разные фазу и длительность. В задатчике 5 дробной а

9 части накаплйвается фазовая разность между импульсами входного опорного сигнала петли фазовой автоподстройки и импульсами выходного сигнала управляемого генератора 3. 2 з.п. ф лы 3 ил, 1293841

Изобретение относится к радиотех" нике и может быть использовано для синтеза частот в радиопередающих и радиоприемных устройствах, а также в измерительной технике, Цель изобретения — снижение побочных составляющих в спектре выходного сигнала синтезатора частот °

На фиг,1 представлена структурная электрическая схема синтезатора частот; на фиг,2 — структурная электрическая схема задатчика дробной части коэффициента деления на фиг.3— структурная электрическая схема цифроаналогового преобразователя.

Синтезатор частот содержит фазовый компаратор 1, фильтр 2 нижних частот (ФНЧ), управляемый генератор

3, делитель 4 частоты с переменным коэффициентом деления (ДПКД), задатчик 5 дробной части коэффициента деления, цифроаналоговый преобразователь (ЦАП)6, первый источник 7 тока., первый токовый ключ 8, интегратор 9, блок 10 выборки-хранения, делитель

ll частоты, триггер 12, второй источник 13 тока, второй токов4й ключ

14, распределитель 15 импульсов, первый элемент И-HE 16, второй элемент И-НЕ 17, элемент И 18, фиксатор 19 временного положения импульсов. Задатчик 5 дробной части содержит первый блок 20 регистров сдвига, 4-разрядный сумматор 21, второй блок

22 р:.гистров сдвига, и B-триггер 23, первый 24, второй 25, третий 26, четвертый 27 регистры сдвига первого блока 20 регистров сдвига, первый

28р второй 29, третий 30, четвертый

31 регистры сдвига второго блока 22 регистров сдвига. ЦАП 6 содержит и параллельно включенных каналов 3? ...

32р,р каждый из которых состоит из преобразователя 33 код — период, токового ключа 34, источника 35 тока

При этом каждый иэ преобразователей код — период содержит счетчик 36 и

R-Ятриггер 37.

Синтезатор частот работает следующим образом.

В эадатчик 5 дробной части через

его информационный вход загружается кодр соответствующий выходной частоте синтезатора частот в дробных долях от Е, а в ДПКД 4 через его установочный вход загружается код, соответствующий выходной частоте синтезатора частот в целых, долях от

f Выходной импульс ДПКД 4 устанавливает коэффициент деления дели геля 11 частоты, равный И+К, а триг

rep 12 в состояние логической "1".

Положительный фронт,выходного сигнала триггера 12 запускает распределитель 15 импульсов ° Первый импульс с выхода делителя 11 частоты сбрасывает триггер 12 в нулевое состояние, а импульсная последовательность с периодом повторения импульсов Т

=T,Ì с выхода делителя 11 частоты тактирует работу распределителя 15 импульсов по его тактовому входу, где Т вЂ” период выходной частоты упо равляемого генератора 3.

Распределитель 15 импульсов вырабатывает на своих выходах импульсы сигналов для управления работой других узлов синтезатора частот, период повторения которых равен пе- риоду Т „, а фаза и длительность различны, Орин из импульсов с соответствующего выхода включения выборки распределителя 15 импульсов переводит блок 10 выборки-хранения в режим выборки, и напряжение на выходе блока выборки-хранения становится равным напряжению на его входе, а после прекращения действия этого импульса на входе управляемого генератора 3 поддерживается постоянное управляющее напряжение. В период между третьим и четвертым импульса35 ми на тактовом входе распределителя

15 импульсов, импульс с другого выхода распределителя 15 импульсов стробирует элемент И 18 по его второму входу, на первый вход которого подается сигнал с выхода переполне- ния задатчика 5 дробной части. В случае наличия переполнения этот сигнал равен логической "1", и на время стробирования элемента И 18 подается на управляющий вход ДПКД 4, который в данном цикле работы будет делить на коэффициент деления N+i и на управляющий вход делителя 11 частоты, который делит на коэффици-

5Î ент деления М+1 в течение одного периода Т,„.

Следующее событие в петле фаэовой автоподстройки — это подача импульса с соответствующего выхода распределителя 15 импульсов на управляющий вход первого токового ключа 8, который начинает пропускать из первого источника 7 тока на вход интеграто1293841 ра 9 ток смещения для разрядки конденсатора в интеграторе 9 до начального уровня напряжения ° Одновременно с действием тока смещения ЦАП 6 отво- . дит часть тока, величина которого 5 обратно пропорциональна содержимому задатчика 5 дробной части, поступающему на информационные входы ЦАП 6 °

Таким образом, начальный уровень напряжения, до которого разряжается конденсатор интегратора 9, зависит от числа фазовой погрешности, накопленного в задатчике 5 дробной части, и это число отображает изменяющуюся фазовую разность между импульсами входного опорного сигнала петли фазовой автоподстройки с частотой У „и импульсами выходного сигнала управляемого генаратора 3 с частотой f, действующего на входах ДПКД 4 и делителя 11 частоты, После начала действия указанного импульса в распределителе 15 импульсов вырабатывается еще два импульса, одно из которых открывает первый элемент И-НЕ 16 и пропускает импульс с периодом Т„ для тактирования ЦАП б

Эта импульсная последовательность должна состоять из десяти импульсов в случае декадного ЦАП 6 или из шестнадцати импульсов в случае двоичного ЦАП 6, Второй импульс открывает второй элемент И-НЕ 17 и пропускает импульсы с периодом Тм для тактирования задатчика 5 дробной части.

Эта импульсная последовательность должна содержать столько импульсов, сколько последовательных цифр должно быть обработано в задатчике 5 40 дробной части в течение одного цикла работы распределителя 15 импульсов, т,е, в течение одного периода выходного сигнала ДПКД 4. Кроме того, в распределителе 15 импульсов 45 вырабатывается импульс для записи цифровой информации в ЦАП 6 и сброса сигнала переполнения 5 дробной части, импульс для сброса ЦАП 6 в исходное состояние. Импульс с соответствующе- 5р

ro выхода распределителя 15 импульсов подается на вход фиксатора 19, где тактируется сначала импульсами с выхода делителя ll частоты, после чего импульсами с выхода управляе- 55 .

i мого генератора 3 для восстановления точной фазовой привязки к сигналу управляемого генератора 3, и подается на второй вход фазового компаратора 1, который открывает его своим задним фронтом, Выходной импульс фазового компаратора 1 открывает ;:îрой токовый ключ 14, который начина ет пропускать ток с входа интегратора 9 на второй источник 13 тока„ вследствие чего конденсатор интегратора 9 начинает заряжаться до тех пор, пока импульс входного опорного сигнала с частотой f „ закрывает фазовый компаратор 1, который в свою очередь закрывает второй токовый ключ 14. После этого момента выходное напряжение интегратора 9 остается постоянным до поступления в следующем цикле работы распределителя

15 импульсов импульса на вход фиксатора 19, но до этого импульсом с одного из выходов распределителя 15 импульсов стробируется устройство

1О выборки-хранения и это напряжение подается через ФНЧ 2 на вход управляемого генератора 3 для управления его частотой. Таким образом, в петле фазовой автоподстройки синтезатора частот устанавливается режим фазовой синхронизации с такой фазовой расстройкой между опорным сигналом и сигналом на втором входе фазового компаратора I, величина которой достаточна для заряда конденсатора в интеграторе 9 от начального уровня напряжения до уровня управляющего напряжения, при котором частота сигнала управляемого генератора 3 равна

f, = f (Н+Р), где Р— дробная часть коэффициента, деления частоты и образуется в результате усреднения коэффициентов деления на Н и íà 0+1 ДПКД 4 в течение нескольких периодов сигнала опорной частоты Е, Команду для увеличения коэффициента деления ДПКД 4 на единицу выдает задатчик 5 дробной части через элемент И 18. Увеличение коэффициента деления до И+1 в одном периоде Т„ из всей выходной импульсной последовательности делителя 11 частоты, которая имеет место в том цикле работы ДПКД 4 когда коэффициент деления принимает значение И+1, необходимо, чтобы обеспечить правильную фазировку циклов компенсации помех дробности.

Задатчик 5 дробной части (фиг,2) работает следующим образом, В первый блок 20 регистров сдвига загружается m двоичных (или двоично-десятичных) цифр в 4-разрядном параллельном формате, В начале каж-. дого цикла работы распределителя 15 импульсов импульсом записи ЦАП 6 с выхода распределителя 15 импульсов по входу сброса переполнения D-триггер 23 устанавливается в состояние логического "0", если до этого на

его выходе была логическая 1, Далее на тактовый -вход задатчика 5 дробной части с выхода второго элемента И-HF.

17 поступает импульсная последовательность, которая одновременно тактирует первый блок 20 регистров сдвиге D-триггер 23 и второй блок 22 регистров сдвига, В 4-разрядном сумматоре 21 происходит последовательное суммирование содержимого обоих блоков 20 и 22 регистров сдвига, начиная от младших цифр, с записью результата в старший разряд второго блока 22 регистров сдвига с одновременным сдвигом цифр из более старшего разряда в более младший. Перенос от предыдущей суммы с выхода переноса 4-разрядного сумматора 21 перезаписывается на выход В-триггера 23 и поступает на вход переноса

4-разрядного сумматора 21, где добавляется к текущим слагаемым суммы, Первый блок 20 регистров сдвига содержит четыре параллельно вклю— ченных регистра сдвига 24 — 27, каждый из которых соединен в кольцо и, после прохождения m тактовых импульсов, все его цифры в каждом из ре-гистров сдвига снова возвращаются в исходные позиции. Второй блок 22 регистров сдвига также содержит четыре параллельно включенных регистра сдвига 28 — 31 и имеет предель т ную емкость величиной (10 -1) нри ,обработке двоично-десятичных цифр (2 1) при обработке двоичных цифр, После прохождения m-го тактового импульса во втором блоке 22 регистров сдвига имеется полная сумма его содержимого, бывшего до этого цикла суммирования, с числом, I хранимым в первом блоке 20 регистров сдвига. Если эта сумма превышает емкость второго блока регистров

22 сдвига, то на выходе D-триггера

23 имеется логическая "1" которая передается на второй вход элемента

И 18, После завершения цикла тактирования все цифры во втором блоке

22 регистров сдвига становятся распределенными строго по старшинству и перезаписываются из первого по и-й параллельные информационные выходы на ЦАП 6 в начале следующего цикла работы распределителя 15 импульсов, При суммировании двоичных цифр в

4-разрядном формате в качестве 4-разрядного сумматора может быть использована микросхема типа К555ИМЗ или аналогичная ей. В случае операций над двоична-десятичными цифрами на выходе указанной микросхемы необходимо ставить преобразователь двоичного кода в двоично-десятичный. Для построения первого блока 20 регистров сдвига могут быть применены микросхемы типа К155ИР1, в которых режим параллельной записи может быть использован для записи цифр дробности F. Второй блок 22 регистров сдвига может быть построен на основе 0-триггеров или микросхем типа К555ТМ8, К555ТН9.

ЦАП 6 (фиг.3) работает следующим образом.

Цифровая информация по 4-разрядным шинам с соответствующих информационных входов ЦАП 6 поступает на информационные входы счетчиков 36 преобразователя код — период в каждом из п параллельно включенных каналов и импульсом записи с соответствующего выхода распределителя 15 импульсов записывается в счетчики 36.

Счетчики 36 дожны быть декадными при цифровой входной информации, представленной в двоично-десятичном коде, или двоичные 4-разрядные при двоичном представлении цифровой информации, Далее по тактовому входу

ЦАП 6 из первого элемента И-НЕ 16 на счетчики 36 в каждом из и параллельно включенных каналов поступают тактовые импульсы и производят счет

tt tt вниз до нуля. Тогда на выходах

И н

Заем счетчиков вырабатываются импульсы логического "0, которые устанавливают К-Я".триггеры 37 в каждом преобразователе 33 — код — период в состояние логического "0". После истечения времени, равного одиннадцати периодам тактовых импульсов, считая от начала тактирования счетчикове в случае двоично-десятичной информации, или семнадцати периодам тактовых импульсов в случае дво-)29384) ичной информации, распределитель 15 импульсов на одном иэ своих выходов вырабатывает импульс логического

"0", который цо входу сброса ЦАП 6 . устанавливает К-S-триггеры 37 во всех преобразователях 33 код — период соответственно в состояние логическая "1", Таким образом на выходах

r .. R-S-триггеров 37 вырабатываются импульсы, длительность которых обратно пропорциональна величине чисел, записанных на информационных входах UAII 6.

Например,в случае записи в двоичнодесятичной форме цифры 7 длительность выходного импульеа R-S-триггера 37 будет равна трем периодам входных тактовых импульсов, при цифре 1 — девяти периодам входных тактовых импульсов и т.п. На время действия этих выходных импульсов открываются токовый ключ 34 и источник

35 тока в каждом из параллельных каналов и отводят таким образом широтно-импульсно-модулированный ток от первого источника 7 и тем самым компенсируют фазовую погрешность с выхода фазового компаратора

1, Для обеспечения правильных весовых значений разрядов ЦАП 6 токи источника 35 тока в каждом из параллельно включенных каналов должны соответствовать зависимости I.

-(i- ю1

I. 10 для двоично-десятичной

t входной цифровой информации или

I I, 2 » i 1для двоичной 4-разряд— ной входной информации каждого информационного входа ЦАП 6, где j номер любого 4-разрядного входа (от

1 по n), Количество и входов в общем случае может быть равно числу цифр ш в задатчике 5 дробной части, При большом количестве m число и зависит от требуемого уровня компенсации помех дробности и от точности и стабильности источников 35 тока, но обычно не превышает 5.

Численное соотношение величии токов второго источника 13 тока первого источника 7 и источников тоха 35 в каждом из параллельно включенных каналов ЦАП 6 определяется по следующим соображениям. Врем. мя действия импульса смещения Т,„ должно превышать максимальное время действия выходных токов ЦАП 6 из-за конечной длительности фронтов импульсов, но не менее два периода Т„ тактирующих импульсов распределителя

15 импульсов (один период T до включения токов ЦАП б и один период Т после выключения токов ЦАП б) . Если принять фазовую расстройку между входными сигналами фазового компа5 ратора 1 на уровне одного периода

Т, то в установившемся режиме работы петли фазовой автоподстройки при отсутствии коррекции тока смеt0 щения со стороны ЦАП 6 .должно выполняться следующее условие:

Е„„Т

I . Т I Т ом м нр см

15 где Š— величина тока второго источника 13 тока;

Е„ — величина тока первого источника 7 тока;

 — количество периодов Т„ в

20 интервале действия Т.

Тогда I В.I . Максимальная фазовая флуктуация выходного сигнала фазового компаратора 1 равна периоду

Т, выходного сигнала управляемого

25 генератора 3 в те моменты, когда коэффициент деления ДПКД 4 равен

И+1. Для компенсации помеховой составлякяцей Е Т необходимо эквивалентное действие компенсирующего то-. .:@ ка на выходе ЦАП 6 в течение максимального периода действия этого тока, что можно выраэить следующими равенстамн: I 1 I, Т М 10 — для десятичного ЦАП; I Т, I,. Т М 16 для двоичного ЦАП, где Т М Т,, 10 число периодов Т в течение максимального интервала времени протекания компенсирующего тока для десятичного ЦАП; 16 — число периодов ,10 Т„ в течение максимального интервала времени протекания компенсирующего тока для двоичного ЦАП. Отсюда связь величины тока I и тока Е, !

I, * Е „/10. И - для десятичного ЦАП; ,д5 Е Е /16 М - для двоичного ЦАП.

Величина коэффициента деления М делителя 11 частоты должна выбираться такой, чтобы количество импульсов на тактовом входе распределителя 15

5О импульсов в течение одного периода выходного импульса ДПКД 4 было доев .таточно для обеспечения требуемой длительности цикла работы распреде.лителя 15 импульсов. Количество периодов Т„в цикле работы распределителя 15 импульсов зависит от того, двоичные кпи двончно-десятичные цифры поступают на ЦАП 6.„также от числа m цифр в регистрах задатчика 5 дробной

9 12 части, и определяется более высоким числом„которое можно обозначить Р, Тогда максимальное количество D ïåðèодов T в цикле работы распределителя

15 импульсов D=P+7, где цифра 7 обозйачает суммарное количество периодов

Т, необходимых для формирования управляющего импульса блока 10 выборки-хранения импульса для стробирования сигнала переполнения задатчика

5 дробной части, импульса для тактирования сигнала в фиксаторе 19 до подачи его на второй вход фазового компаратора l, и двух импульсов для обеспечения необходимой фазовой расстройки между входными сигналами фазового компаратора 1 и запаса при ее флуктуациях, Тогда, имея ввиду, что не менее D импульсов с периодом

Т„, должно появиться на выходе делителя 11 частоты между двумя выходными импульсами ДПКД 4 при минимальной рабочей частоте управляющего генератора 3, т.е. при И„„„ максимально возможный коэффициент деления

Распределитель 15 импульсов может быть построен на основе К-разрядного регистра сдвига, элементов блокировки для остановки его работы после завершения полного цикла и элементов ИСКЛЮЧАЮЩЕЕ ИЛИ для форйирования различных длительностей импульсов с ,различными начальными фазами. Триггер 12 может быть построек на основе серийно выпускаемых 0- или I-К-триггеров, Первый 7 и второй 13 источники тока источники 35 тока в ЦАП 6, являющиеся источниками втекающего тока, могут быть построены по различ-. ным методам на транзисторах с различными типами проводимостей. Первый 8 и второй 1ч токовые ключи, а также токовые ключи 34 в ЦАП 6 могут быть построены на основе диодных или транзисторных переключающих схем. Фиксатор 19 может быть построен на основе двух последовательно соединенных

D-триггеров (не показаны), первый иэ которых тактируется выходными импульсами делителя 11 частоты, а второй — выходными импульсами управляемого генератора 3.

Формул а изобретения

1. Синтезатор частот, содержащий последовательно соединенные управляемый генератор и делитель час.

93841 10 таты с переменным коэффициентом деления, фильтр нижних частот, выход которого подключен к управляющему входу управляемого генератора, делитель частоты, фазовый компаратор, первый вход которого является вхо- дом опорной частоты синтезатора частот, и последовательно соединенные задатчик дробной части коэффициента деления и цифроаналоговый преобразователь, при этом установочнъ|й вход делителя частоты с переменным коэффициентом деления является входом установки частоты синтезатора частот в целых долях от опорной частоты, а информационный вход задатчика дробной части коэффициента деления является входом установки частоты синтезатора частот в дробных долях от опоркой частоты, о т л и ч аю шийся тем, что, с целью снижения побочных составляющих в спектре выходного сигнала синтезатора частот, введены последовательно соединенные первый источник . тока, первый токовый ключ, интегратор и блок выборки-хранения, последовательно соединенные триггер и распределитель импульсов, первый элемент И-НЕ, второй элемент И-НЕ, элемент И, фиксатор временного положения импульсов и последовательно соединенные второй источник тока и второй токовый ключ, управляющий вход и выход которого подключены соответственно к выходу фазового компаратора и к входу интегратора, выход цифроаналогового преобразователя соединен с входом первого токового ключа, выход блока выборки-хранения подключен к входу фильтра нижних частот, счетный вход триггера соединен с выходом делителя частоты, счетный вход которого и первый тактовый вход фиксатора временного положения импульсов объединены и подключены к выходу управляемого генератора, установочные входы триггера и делителя частоты объединены и подключены к выходу делителя частоты с переменным коэффициентом деления, управляющие входы делителя частоты с переменным коэффициентом деления и делителя частоты объединены и подключены к выходу элемента И, первый вход первого элемента И-НЕ, первый вход второго элемента И-НЕ, тактовый вход распределителя импульсов и второй тактовый вход фиксатора временного положения импуль+

1 293841

12 сов объединены и подключены к выходу делителя частоты, выход фиксатора временного положения импульсов соединен с сигнальным входом фазового компаратора, вход сброса переполнения задатчика дробной части коэф,фициента деления объединен с входом записи цифроаналогового преобразователя, тактовый вход и выход переполнения задатчика дробной части коэффици- 1О ента деления подключены соответственно к выходу второго элемента И-НЕ и к первому входу элемента И, выход . первого элемента И-НЕ соединен с тактовым входом цифроаналогового пре- 15 образователя, управляющий вход первого токового ключа объединен с сигнальным входом фиксатора временного положения импульсов, при этом входы сброса и записи цифроаналогового преобразователя, вторые входы первого и второго элементов И-НЕ, второй вход элемента И, управляющий вход первого токового ключа и управляют 25 щий вход блока -выборки-хранения подключены к соответствующим выходам распределителя импульсов, 45

2. Синтезатор по п.l, о т л и ч аю шийся тем, что задатчик дроб- ЗО ной части коэффициента деления содержит последовательно соединенные первый блок регистров сдвига, четырехраэрядный сумматор и второй блок регистра сдвига, и D-триггер, 0-вход З5 . которого соединен с выходом переноса четырехраэрядного сумматора, тактовые входы D-триггера, первого и второго блоков регистров сдвига объединены и являются тактовым входом за- 40 датчика дробной части коэффициента деления, выход D-триггера объединен с входом переноса черырехразрядного сумматора и является выходом переполнения задатчика дробной части коэффициента деления, R-вход,D-триггера является входом сброса переполнения эадатчика дробной части коэффициента деления, при этом каждый из блоков регистров сдвига выполнен 5О в виде четырех параллельно включен" ных регистров сдвига, выход младшего разряда каждого из четырех регистров сдвига первого блока регистров сдвига соединен с входом старшего разряда соответствующего из четырех регистров сдвига первого блока регистров сдвига, информационные входы первого блока регистров сдвига являются входами установки частоты синтезатора частот в дробных долях от опорной частоты, выход (а+1)-го младшего разряда каждого из четырех регистров сдвига второго блока регистров сдвига соединен с соответствующим входом второй группы информационных входов четырехразрядного сумматора, а информационные выходы с первого по и-й старших разрядов каждого иэ четырех регистров сдвига второго блока регистров сдвига ! являются информационными выходами эадатчика дробной части коэффициента деления, 3, Синтезатор по п,l, о т л и ч аю шийся тем, что цифроаналоговый преобразователь состоит из и па" раллельных включенных каналов, каждый из которых состоит иэ последовательно соединенных преобразователя код— период, токового ключа и источника тока, выход которого соединен с информационным входом токового ключа, выходы токовых ключей каждого из и каналов объединены и являются выходом цифроаналогового преобразователя, кодовые входы преобразователей код — период каждого иэ и каналов являются информационными входами циф» роаналогового преобразователя, при этом тактовые входы преобразователя код — период каждого из и каналов объединены и являются тактовым входом цифроаналогового преобразователя, входы записи преобразователей код - период каждого из и каналов объединены и являются входом записи цифроаналогового преобразователя, а входы сброса преобразователей код период каждого из и каналов объединены и являются входом сброса цифроаналогового преобразователя.

)29384) кБ

1-ый иицманаичонный фие. Я

Прилечоиче: Р9-айиначва 4- драпаю лиии а)ми

Фив. Э

Составитель Ю,Ковалев

Редактор Э.Слиган Техред В.Кадар Ко ррек тор E, C ир охман

Заказ 396/59

Тираж 902 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий !

)3035, Москва, Ж-Ç5, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4