Устройство для обмена данными

 

Изобретение относится к вычислительной технике и может быть использовано в автоматизированных системах обработки информации . при сопряжении устройств перекодировки информации с периферийными устройствами . Целью изобретения является повышение быстродействия вычислительной систеьы за счет обеспечения со- . пряжения источника и приемника информации , работающих с сеьм-/и пятиэлементным кодами, и обеспечения аппаратной перекодировки информации. Устройство содержит четыре триггера, два дешифратора, блок сравнения, два одновибратора, постоянную память, оперативную память, два блока тритгеров признаков, блок управления памятью, два блока ключей, два коммутатора , мультиплексор, два распределителя импульсов, четыре регистра, пять элементов ИЛИ, два элемента И, счетчик,2 з1п..ф-лы, 8 ил. (Л ю .;о о

СО1ОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТБЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA (21) 3961827/24-24 (22) 09.10.85 (46) 15,03,87. Бюп, № 10 (72) Л.В.Друзь и А.В.Далматкина (53) 681.325 (088.8) (56) Авторское свидетельство СССР

¹ 798921, кл. G 06 К 15/18, 1981, Авторское свидетельство СССР

¹ 1129603, кл. G 06 F 3/04, 1984. (54) УСТРОЙСТВО ДЛЯ 05NEHA ДАННЫМИ (57) Изобретение относится к вычислительной технике и может быть использовано в автоматизированных системах обработки информации . при сопряжении устройств перекодировки информации с периферийными устройст„„SU„„! 297067 А 1 (59 4 G 06 F 13/О вами. Целью изобретения является повышение быстродействия вычислительной система за счет обеспечения сопряжения источника и приемника информации, работающих с серж-/и пятиэлементным кодами, и обеспечения аппаратной перекодировки информации, Устройство содержит четыре триггера, два дешифратора, блок сравнения, два одновибратора, постоянную память, оперативную память, два блока триггеров признаков, блок управления памятью, два блока ключей, два коммутатора, мультиплексор, два распределителя импульсов, четыре регистра, пять элементов ИЛИ, два элемента И, счетчик,2 з .п..ф-лы, 8 ил, 1 129706

Из о бр ет ени е от но сит с я к вычи слительной технике и может быть использовано в автоматизированных системах обработки информации при сопряжении устройств перекодировки информации с периферийными устройствами.

Целью изобретения является повышение быстродействия вычислительной системы за счет обеспечения сопряжения источника и приемника информации, 10 работающих с семи- и пятиэлементными кодами и обеспечения аппаратной перекодировки информации.

На фиг,! приведена блок-схема устройства; на фиг ° 2 — схема первого распределителя импульсов; на фиг,3— схема блока управления памятью; на фиг.4 — схема блоков триггеров признаков; на фиг.5 — схема второго коммутатора; на фиг.6 — схема второго распределителя импульсов, на фиг.7— схема первого коммутатора; на фиг.8— схема блока ключей.

Устройство содержит (фиг. 1) триггеры 1 и 2, регистр 3, дешифратбр 4, блок 5 сравнения, одновибраторы 6 и

7, элемент И 8, мультиплексор 9, постоянную память 10, коммутатор 1!, блок 12 триггеров признаков, триггер

13, элемент ИЛИ 14, распределитель

15 импульсов, коммутатор 16, элемент

ИЛИ 17, регистр 18, элемент ИЛИ 19, блок 20 управления памятью,. счетчик

21, оперативную память 22у регистр

23, элемент И 24, триггер 25, блок 35

26 триггеров признаков, блок 27 ключей, дешифратор 28, элемент ИЛИ 29, распределитель 30 импульсов, элемент

ИЛИ 31, регистр 32, блок 33 ключей.

НА фиг.! изображено также устройство

34 перекодировки информации, не входящее в предлагаемое устройство.

Распределитель 15 импульсов содержит (фиг.2) триггер 35, элемент

ИЛИ 36, счетчик 37, дешифратор 38, элементы И 39-41, мажоритарный элемент 42, элементы НЕ 43 и 44, генератор 45, элемент 46 задержки, элемент ИЛИ 47.

Блок 20 управления памятью содержит (фиг. 3) триггер 48, одновибратор 49, элемент задержки 50, Блоки

12 и 26 триггеров признаков содержат (фиг.4) элементы ИЛИ 51-53, тригге- 55 ры 54-56. Коммутатор 16 содержит две группы ключей 57 и 58. Мультиплексор 9 выполнен анапогично коммутатору 16, только ключи 57 и 58 ра7 2 ботают в противоположном направлении.

Распределитель 30 импульсов содержит (фиг.6) генератор 59, элемент НЕ 60, счетчик 61 дешифратор 62. Коммутатор 11 содержит (фиг. 7) группы элементов И 63 и 64. Блоки 27 и 33 ключей содержат (фиг.8) элементы И 65, Постоянная память !0 содержит две области памяти. в первой области saписаны пятиэлементные коды регистровых признаков и коды символов МТК-2, во второй области — семиэлементные коды символов. Первая область памяти адресуется семиэлементными кодами

ГОСТ, вторая область — пятиэлементными кодами МТК-2; память работает в режиме чтения информации. Оперативная память 22 работает в режимах записи и чтения информации.

Устройство работает следующим образом.

В и с ходком со ст оя нии ре ги стры

3, 18, 23 и 32, триггеры 1,2, 13 и 25, счетчик 2! блоки 12 и 26 находятся в нулевом состоянии. Сигналы с инверсных выходов триггеров

13 и 25 подготавливают к открыванию элементы И 8 и 24 соответственно, Работа устройства разделяется на дв а р ежима: р ежим в вода се ми эл ементной информации от периферийного устройства и преобразование ее в пятиэлементную и режим выдачи пятиэлементной информации в устройство перекодировки, шифрование ее, затем прием из устройства перекодировки пятиэлементной шифрованной информации и обратное ее преобразование в семиэлементную с выдачей периферийному устройству для передачи в канал связи. Информация в семиэлементном коде подготавливается в периферийном устройстве, которое выдает команду "Ввод" на вход устройства и устанавливает в единичное состояние триггер 2. Потенциальный единичный сигнал с прямогс выхода триггера 2 подключает в мультиплексоре 9 группу его первых входов к его выходам, в коммутаторах 16 и ll подключает входы к группе выходов I в распределителе 15 импульсов через элемент

НЕ 44 закрывает элемент И 39, через элемент ИЛИ 47 снимает сигнал установки в нулевое положение триггера

35 и подготавливает к открыванию элемент И 4ll. Кроме того, при включении триггера 2 одновибратор 7 формирует импульс, который через эле3 129706 7

1 мент ИЛИ 14 поступает на вход запус- рового признака или кода символа прока распределителя 15 импульсов. В: изводится по .адресу, старшие раэряраспределителе 15 импульсов этот сиг- ды которого определяются семиэленал через элемент 46 задержки уста- ментным кодом входного символа, а навливает в единичное состояние триг- младший разряд формируется блоком гер 35, который подает сигнал разре- 5 5 сравнения. При нулевом значении шения на управляющий вход счетчика младшего разряда адреса из памяти

37 и через элемент ИЛИ 36 снимает 10 считывается код регистрового присигнал сброса с установочного входа знака с управляющими сигналами: счетчика 37. На тактовый вход счет- 10 "Регистр", РУС, ЛАТ. ЦФ, при его чика 37 подаются импульсы с такто- единичном значении — код символа с ного генератора 45. Состояние счет- управляющим сигналом Символ". Это чика 37 декодируется дешифратором связано с тем, что в массиве инфор38, на выходах которого циклически мации, представленной пятиэлементформируются четыре управляющих сиг- ными кодами, перед отдельными раз1I 11

15 нала а, б, в, r и пятый сигнал норегистровыми символами или перед

"д" сброса распределителя в нулевое группой однорегистровых символов положение. В режиме ввода семиэле- выдаются коды соответствующих им рементной информации от периферийного гистровых признаков. Таким образом, устройства четыре выхода "а, б, в, для первого входного символа на адг" дешифратора 38 подключаются через ресном входе памяти 10 установлен коммутатор 16 к группе I его выходов . адрес считывания пятиэлементного

Сигнал "а" проходит через элемент . кода регистрового признака. Второй

И 8, обнуляет регистр 3 и выдается импульс с выхода 1б," распределителя по выходу устройства на запрос перво-25 15 импульсов и выхода коммутатора

ro.байта информации (символа) из пе-. 16 обнуляет регистр 18. Третий имриферийного устройства. Символ в пул ь с с выхода "в, " коммут ат ор а 16 семиэлементном коде подается в ре- через элемент ИЛЕ 17 подается на гистр 3. С выхода регистра 3 этот считывающий вход памяти 10, с выхокод поступает на первую группу вхо- дов которого считывается код регист30 дов мультиплексора 9 и на входы де- рового признака и соответствующий шифратора 4. Дешифратор 4 анализи- ему один управляющий сигнал из сигрует код символа по значениям его налов РУС, ЛАТ, ЦФ и сигнал "Решестого и седьмого разрядов, опре- гистр". Сигнал "Регистр" устанавлиделяющих регистровую принадлежность вает в единичное состояние триггер символа — русский, латинский или

13 KoTQDbIH закрывает элемент И 8. цифровой, и формирует на соответст- Код регистрового признака записывующем выходе сигнал, который посту- вается в регистр 18, а управляющий пает на первые входы блока сравнения сигнал (РУС, ЛАТ, ЦФ) подается в

5. Блок сравнения 5 сравнивает ре- 4 блок 12 регистровых признаков, где гистровые признаки предыдущего и по- устанавливает в елиничное. состояние следующего символов, Регистровые один из триггеров 54-56, обнуляя признаки предыдущих символов подают- через элементы ИЛИ 51-53 два других ся на вторые входы блока 5 сравнения триггера. Таким образом в блоке 12 с выходов блока 12 регистровых при- 45 . фиксируется регистровый признак преэнаков. Для первого входного символа дыдущего символа, который подается триггеры блока 12 находятся в нуле- на входы блока 5 сравнения, Четвертый вом состоянии и на выходе блока 5 импУльс с выхода "г " демультиплексосравнения сигнал отсутствует. С вы- ра 16 через элемент ИЛИ 19 подается хода мультиплексора 9 код символа 50 на вход блока 20 управления памятью, подается на адресные входы постоян- где устанавливает в единичное сосной памяти 10. В первой области па- тояние триггер 48. По переднему мяти 10 для каждого семиэлементного фронту триггера 48 одновибратор 49 символа постоянно записаны два пяти" формирует импульс, который подается элементных кода: код соответствующего55 на управляющий вход СЕ памяти 22, регистрового признака — русский, ла- На вход записи/считывания памяти 22 тинский, цифра (комбинации N 32, подается сигнал низ кого уровня с

29, 30 в коде ЯТК 2) и код символа. выхода триггера 1, что соответствУет .I

Выборка пятиэлементного кода регист- Режиму з аписи информации в память

5 129

22. На информационные входы памяти

22 подаются коды с выходов регистра

18. Адрес ячейки для записи кода определяется счетчиком 21, который для первого байта установлен в нулевое состояние. Таким образом, пятиэлементный код регистрового признака записывается в память 22 по нулевому адресу. После этого импульс с выхода одновибратора 49, задержанный элементом 50 на время цикла записи, поступает на. счетный код вход адресного счетчика 21 и увеличивает его содержимое на +l.

Пятый импульс с выхода "g" дешифратора 38 распределителя 15 импульсов поступает на первый вход мажоритарного элемента 42, Мажоритарный элемент 42 формирует выходной сигнал при совпадении на его входах двух сигналов из трех, т, е. при совпадении сигнала с выхода дешифратора 38 и тактового импульса. Обратная связь с выхода мажоритарного элемента на

его третий вход обеспечивает полное прохождение импульса через мажоритарный элемент беэ его срезания при сбросе сигнала с выхода. "д" дешифратора 38. Импульс с выхода мажоритарного элемента 42 проходит через элементы И 41 и ИЛИ 36 на сбросовый вход счетчика 37 и обнуляет его и дешифратор 38. На этом заканчивается цикл управления чтением памяти 10 и записью в амять 22.

После снятия импульса сброса с установочного входа счетчика 37 последний снова включается тактовыми импульсами генератора 45 и цикл повторяется. Во втором цикле сигнал с выхода "а," коммутатора 16 на выход устройства для запроса. байта информации не проходит, так как элемент

18 закрыт триггером 13. Это связано с тем, что для данного (первого) входного символа в первом цикле сформирован его регистровый признак в пятиэлементном коде, а во втором цикле необходимо сформировать непосредственно код символа. Так как в регистре 3 продолжает находиться семиэлементный код символа, то на первые входы блока сравнения также поступает сигнал соответствующего регистрового признака с выхода дешифратора 4. Кроме того, ко второму циклу в блоке 12 установлен регистровый признак предыдущего символа, который подается на вторые входы блока 5

7067 б

1 сравнения. Блок 5 сравнения выдает сигнал совпадения в цепь младшего разряда адресного входа памяти 10.

Таким образом на адресных входах па мяти 10 во втором цикле установлен адрес считывания пятиэлементного кода символа. Дальнейшая работа в цикле по считыванию кода символа из памяти 10 и:записи его в память 22 определяется работой распределителя

15 импульсов с коммутатором 16, При этом одновременно со считыванием кода символа из памяти 10 считывается ° управляющий сигнал "Символ", который устанавливает триггер 13 в нулевое состояние, Триггер 13 снова подготавливает к открыванию элемент И 8 и в следующем цикле работы распределителя импульсов устройство опять запрашивает следующий байт семиэлементного символа и т.д, Если регистровый признак следующего символа, определяемый дешифратором 4, совпадает с регистровым признаком предыдущего символа„ хранящимся на соответствующем из триггеров 54-56 блока

12, блок сравнения выдает сигнал совпадения, и из памяти 10 считывается только пятиэлементный код символа без кода регистрового признака, Если указанные регистровые признаки не совпадают, то как это описано, в одном цикле из памяти 10 считывается пятиэлементный код регистрового признака, а во втором цикле — код символа, Таким образом, все запрашиваемые семиэлементные символы преобразуются в пятиэлементные коды и последовательно записываются в память 22, После запроса из периферийного устройства и обработки последнего байта семиэлементной информации периферийное устройство выдает сигнал "Сброс", который обнуляет триггер 2 и счетчик 21, При этом в распределителе !

5 импульсов через элементы НЕ 43 и

44 и И 39, ИЛИ 47 сбрасывается триггер 35 и распределитель импульсов останавливается. Затем периферийное устройства выдает команду "Вывод", которая устанавливает в единичное состояние триггер 1, и устройство переходит во второй режим работы.

Триггер 1 переключает выходы мультиплексора 9 на его вторые входы, входы коммутатоца 11 на его выходы IIi устанавливает на входе записи/чтения памяти 22 высокий потенциал ре706 7 8

7 129 жима чтения, переключает коммутатор

16 на свои выходы II, в распределителе 15 импульсов через элемент НЕ

43 закрывает элемент И 39 и подготавливает к открыванию элемент И 40.

Кроме того, при срабатывании триггера 1 формируется импульс, который с выхода одновибратора 6 через элемент ИЛИ 14 подается в распределитель 15 импульсов. В распределителе 10

15 импульсов этот сигнал через элемент 46 задержки устанавливает в единичное состояние триггер 35, и распределитель импульсов снова включается. В этом режиме работы исполь- 15 эуются импульсы с выходов "а, б

11 9 д У в О коммут ат ор а 16. Импульс с выхода "а " обнуляет регистр 23. Импульс с выхода "б " через элемент ИЛИ 19 включает блок 20 управления памятью, 20 который работает аналогично описанному, и происходит чтение пятиэлементного байта из памяти 22 по начальному нулевому адресу, определяемому счетчиком 21. Считанный байт 25 из памяти 22 записывается в регистр

23. Импульс с выхода "в " коммутатора 16 разрешает выдачу байта пятиэлементной информации из регистра

23 через блок ключей 33 в устройст- 30 во 34 перекодировки информации, Параметры импульса с выхода "в " соот2 ветствуют требованиям входных сигналов для устройства перекодировки информации, Сигнал с выхода "д " дешифратора 38 в распределителе 15 импульсов через мажоритарный элемент

42, элементы И 40, ИЛИ 47 обнуляет триггер 35, и распределитель импульсов останавливается. Устройство пе- 40 рекодировки 34 шифрует поступающий пятиэлементный код символа другим пятиэлементным кодом другого символа, который после шифрования выдается на входы регистра 32 ° При этом 45 устройство 34 также выдает перед разнорегистровыми символами или перед группой однорегистровых символов код регистрового признака. Код с выходов регистра 32 подается на входы элемента ИЛИ 31, дешифратора

28 и вторые входы мультиплексора 9.

Дешифратор 28 определяет является ли поступивший из устройства 34 код

Регистровым признаком или символом. 55

При поступлении регистрового признака на соответствующем выходе РУС, ЛАТ, ЦФ дешифратора 28 формируется сигнал. Сигнал с выхода элемента ИЛИ

31 включает распределитель 30 импуль1 сов, сигнал с третьего выхода кото-1 рого через блок 27 ключей разрешает запись регистрового признака из дешифратора 28 в блок 26 регистровых признаков. В блоке 26 устанавливается в единичное состояние соответствующий из триггеров 54-56, сигналы, с выходов которых поступают на вторые входы мультиплексора 9 для формирования адреса памяти 10. Кроме того, сигналы с выходов блока 27 ключей через элемент ИЛИ 29 устанавливают в единичное состояние триггер 25, который закрывает элемент

И 24, Сигнал с первого выхода распре,делителя 30 импульсов через элемент ИЛИ 14 снова включает распределитель

IS импульсов. Сигнал со второго выхода распределителя 30 импульсов обнуляет триггер 25 и регистра 32, а распределитель 15 импульсов обеспечивает описанным образом чтение следующего байта из памяти 22 и выдачу его в устройство 34, которое аналогично шифрует его, выдает затем в регистр 32 и включает распределитель 30 импульсов. Если байт, по1 ступивший из устройства 34, является символом, то на выходах дешифратора 28 сигналы отсутствуют, При этом триггер 25 остается в нулевом положении, и элемент И 24 подготовлен к открыванию. Сигнал с первого выхода распределителя 30 импульсов через элементы И 24 и ИЛИ 17 подается на вход чтения памяти 10. На адресные входы памяти подается адрес, который формируется пятиэлементным кодом символа, записанного в регистре 32, и одним из сигналов

РУС, ЛАТ, ЦФ, записанным в блоке

26 регистровых признаков. В памяти

10 во второй области его памяти для каждого пятиэлементного символа соответствующего регистрового признака постоянно записаны соответствующие символы в семиэлементных кодах. Сигналом с выхода элемента ИЛИ

17 этот код считывается из памяти

10 и через коммутатор 11 выдается периферийному устройству для передачи в канал связи. Аналогично происходит обработка остальных символов, чтение их из памяти 22, передача и шифрование в устройстве 34 перекодировки информации и обратное преобразование пятиэлементной информации в семиэлементную.

9 12970 и з о б р е т е н и я

67 10 второго одновибратора, вход которого соединен с выходом второго триггера, с вторыми управляющими входами мультиплексора и первого коммутатора, с вторым разрешающим входом первого распределителя импульсов, вторым

Формула управляющим входом второго коммутатора, группа информационных входов которого соединена с группой выходов первого распределителя импульсов, I вход запуска которого соединен с выходом первого элемента ИЛИ, третий вход которого соединен с первым выходом второго распределителя импульсов, с первым входом второго элемента И, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с входом чтения постоянной памяти, группа адресных входов которой соединена с группой выходов мультиплексора, первая группа информационных входов которого соединена с группой выходов первого регистра и группой информационных входов дешифратора, группа выходов которого соединена с первой группой входов блока сравнения, выход которого соединен с адресным входом постоянной памяти, группа ин- формационных выходов которой соединена с группой информационных входов первого коммутатора, вторая группа информационных выходов которого соединена с группой установочных входов первого блока триггеров признаков, группа информационных выходов которого соединена с второй группой входов блока сравнения, гервый выход второго коммутатора соединен с первым входом первого элемента И, второй вход которого соединен с выходом третьего триггера, нулевой и единичный входы которого соединены с первым и вторым информационными выходами первого коммутатора, третья группа информационных выходов которого соединена с группой информационных входов третьего регистра, установочный вход которого соединен с вторым выходом второго коммутатора, третий выход которого соединен с вторым входом второго элемента ИЛИ, четвертый и пятый выходы второго коммутатора соединены с первым и вторым входами третьего элемента ИЛИ, выход которого соединен с входом запуска блока управления памятью, первый и второй выходы которого соединены со счетным: входом счетчика и разре1. Устройство для обмена данными, содержащее два дешифратора, оперативную память, постоянную память, четыре триггера, первый распределитель импульсов, блок. сравнения, счетчик, первый коммутатор, первый элемент И, первый регистр, о т л и— ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены мультиплексор, второй коммутатор, второй распределитель импульсов, два блока триггеров признаков, три регистра, два блока ключей, блок управления памятью, второй элемент И, пять элементов

ИЛИ, два одновибратора, причем единичные входы первого и второго триггеров являются входами вывода и ввода устройства для подключения к выходам вывода и ввода периферийного устройства соответственно, нулевой вход первого триггера соединен с нулевым входом второго триггера, с установочным входом счетчика и является установочным входом устройства для подключения к установочному выходу периферийного устройства, выход первого элемента И соединен у0 с установочным входом первого регистра и является выходом запроса устройства для подключения к входу запроса периферийного устройства, группа информационных входов первого регистра и первая группа информационных выходов первого коммутатора образуют первые группы информационных входов и выходов устройства для подключения к группам информационных выходов и,10 входов периферийного устройства соответственно, группа выходов первого блока ключей и группа информационных входов второго регистра образуют вторые группы информационных выходов и входов устройства для подключения к группам информационных входов и выходов источника информации соответственно, при этом выход первого триггера соединен с первыми управляющими входами мультиплексора, первого и второго коммутаторов, с первым разрешающим входом первого распределителя импульсов, с входом записи/чтения оперативной памяти, с входом первого одновибратора, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом

129706 7

35 шающим входом оперативной памяти соответственно, группы выходов счетчика и третьего регистра соединены с группами адресных и информационных входов оперативной памяти соот5 ветственно, группа информационных выходов которой соединены с группой информационных входов четвертого регистра, группа выходов которого соединена с группой информационных входов первого блока ключей, управляющий вход которого соединен с шестым выходом второго коммутатора, седьмой выход которого соединен с установочным входом четвертого регистра, груп-15

1 па выходов второго регистра соединена с второй группой информационных входов мультиплексора, с группой информационных входов второго дешифратора и группой входов четвертого 2р элемента ИЛИ, выход которого соединен с входом запуска второго распределителя импульсов, второй выход которого соединен с установочным вхо" дом второго регистра и с .нулевым 25 входом четвертого триггера, выход которого соединен с вторым входом второго элемента И, группа выходов второго дешифратора соединена с группой информационных входов второго 30 блока ключей, группа выходов которого соединена с группой входов пятого элемента ИЛИ и с группой установочных входов второго блока триггеров признаков, группа информационных выходов которого соединена с второй группой информационных входов мультиплексора, выход пятого элемента

ИЛИ соединен с единичным входом четвертого триггера, третий выход вто- 40 рого распределителя импульсов соединен с управляющим входом второго блока ключей.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок управления памятью содержит триггер, одновибратор и элемент задержки, причем единичный вход триггера является входом запуска блока управления памятью, выход элемента задержки соединен с нулевым входом триггера и является первым выходом блока управления памятью, выход одиовибратора соединен с входом элемента задержки и является вторым выходом блока управления памятью, выход триггера соединен с входом одновибратора.

3. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок триггеров признаков содержит три триггера и три элемента ИЛИ, причем выходы первого, второго и третьего триггеров образуют группу информационных выходов блока, единичные входы первого, второго и третьего триггеров образуют группу установочных входов блока, при этом в блоке нулевые входы первого, второго и третьего триггеров соединены с выходами первого, второго и третьего элементов ИЛИ соответственно, единичный вход первого триггера соединен с первыми входами второго и третьего элементов ИЛИ, единичный вход второго триггера соединен с первым входом первого элемента ИЛИ и вторым входом третьего элемента

ИЛИ, единичный вход третьего триггера соединен с вторыми входами первого и второго элементов ИЛИ.

1 297067

1297067

Щ/РХ

1297067 от И ипи оч30

<Риг.8

Заказ 783/53 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035,.Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4

Составитель С. Пестмал

Редактор Т. Парфенова Техред Л. Сердк»кова Корректор O.Луговая