Устройство управления для процессоров быстрых дискретных ортогональных преобразований

 

Изобретение относится к вычислительной технике и может быть использовано ДЛЯ управления выборкой 77 гв гз 10 f I П // информации из запоминающих устройств в обширном классе процессоров, предназначенных для широкого круга задач по обработке сигналов на основе алгоритмов быстрых дискретных ортогональных преобразований. Цель изобретения - расширение функциональных возможностей за счет вычисления усеченных преобразований, модифицированного комплексного преобразования Адамара и обобщенного дискретного преобразования . Поставленная цель достигается за счет того, что в состав устройства входят элемент НЕ 1, четыре элемента И 2,3,6 и 7, три элемента ИЖ 4,5 и 19, сдвиговьй регистр итераций 8, блоки элементов И 9,12 и 15, вычитающий счетчик 14, блок элементов ИЛИ 13, счетчик кода 10, дешифратор 11, формирователь адреса 18, элементы задержки 16 и 17 и генератор тактовых иьшульсов. 1 ил. со СО ю со о 4 гз

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУ6ЛИН (ди 4 G 06 F 15/332

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗО6РЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ /Ь

Н ABTOPCYOMV СВИДЕТЕЛЬСТВУ (2l) 3968605/24-24 (22) 21.10.85 (46) 15.03.87. Бюл. У 10 (71) Ленинградский институт точной механики и оптики (72) Г.A. Кухарев, В.С. Скорняков и Н.Д. Новоселов (53) 681.32(088.8) (56) Авторское свидетельство СССР

У 548863, кл. G Об F 15/332, )975.

Кухарев Г.А. и др. Устройство управления процессорОв быстрых дискретных ортогональных преобразований.

Автоматизация проектирования и испытания сложных систем, Труды ЛИТМО, 1984. (54) УСТРОЙСТВО УПРАВЛЕНИЯ ДЛЯ ПРОЦЕССОРОВ БЫСТРЫХ ДИСКРЕТНЫХ ОРТОГОНАЛЬНЫХ ПРЕОБРАЗОВАНИЙ (57) Изобретение относится к вычислительной технике и может быть использовано для управления выборкой

„„ЯУ„„1297074 А 1 информации из запоминающих устройств в обширном классе процессоров, предназначенных для широкого круга задач по обработке сигналов на основе алгоритмов быстрых дискретных ортогональных преобразований. Цель изобретения — расширение функциональных возможностей за счет вычисления усеченных преобразований, модифицированного комплексного преобразования Адамара и обобщенного дискретного преобразования. Поставленная цель достигается за счет того, что в состав устройства входят элемент НЕ 1, четыре элемента И 2,3,6 и 7, три элемента ИЛИ 4,5 и 19, сдвиговый регистр итераций 8, блоки элементов И 9,12 и 15, вычитающий счетчик 14, блок элементов ИЛИ 13, счетчик кода 10, дешифратор 11, формирователь адреса

l8, элементы задержки 16 и 17 и генератор тактовых импульсов. 1 ил.! 129

Изобретение относится к вычислительной технике и может быть использовано для управления выборкой информации из запоминающих устройств в обширном классе процессоров, предназначенных для решения широкого круга задач по обработке сигналов на основе алгоритмов быстрых дискретных .ортогональных преобразований (БДОП).

Цель изобретения — расширение функциональных возможностей за счет выполнения усеченного преобразования, модифицированного комплексного пре-образования Адамара и обобщенного дискретного преобразования.

7074 2

10 с5 ("открывая") элемент И блока 9 к приему тактовых импульсов ТИ. По входу 24 блока управления запускается

ГПИ 20 и тактовые импульсы поступают в блок 18 и на элемент задержки

17. В блоке 18 с приходом каждого ТИ на выходах 25 и 26 формируются адреса операндов вещественной и мнимой частей соответственно. Одновременно с этим по нулевому состоянию счетчика 10 в дешифраторе 11 кода выполняемой арифметической операции на одном из выходов 27-30 вырабатывается разрешающий потенциал для выполнения арифметической операции в арифметическом устройстве.

Устройство содержит элемент НЕ элементы И 2 и 3, элементы ИЛИ 4 и

5, элементы И 6 и 7, сдвиговый регистр итераций 8, блок элементов И 9, счетчик кода (операций) 10, дешифратор 11„ блок элементов И 12, блок элементов ИЛИ 13, вычитающий счетчик

14, блок элементов И 15, элементы задержки 16 и 17, формирователь адреса (пары операндов) 18, элемент ИЛИ 19, генератор тактовых импульсов 20, вход

21 начальной установки, вход 22 начала обработки, вход 23 режима работы, вход 24 запуска, выходы 25 и 26 адреса действительной и мнимой частей операнда, выходы 27-30 кода арифметической операции.

Устройство работает следующим образом.

При выполнении прямого БДОП на вход 22 устройства подается положительный потенциал (уровень логической "1"), который открывает элементы И 2 и 7 и одновременно через элемент НЕ 1 этот же потенциал закрывает элемент И 3 и элемент И 6. По сигналу "Начальная установка", поданному на вход 21 блока управления и прошедшему через элементы И 2 и ИЛИ 4, старший разряд регистра итераций 8 устанавливается в "1", все разряды вычитающего счетчика 14 также устанавливаются в "1", при этом на выходе элемента И 15 вырабатывается управляющий сигнал, который проходит элемент задержки 16 и через "открытый" элемент И 7 поступает на сдвиговый вход регистра итераций 8. Единица из старшего разряда регистра итераций 8 "сдвигается" и заносится через элемент ИЛИ 5 по установочному входу в младший разряд регистра итераций 8, подготавливая тем самым

Первый ТИ, задержанный на время выполнения арифметических операций, с выхода элемента задержки 17 поступает на вычитающий счетчик 14, переводя его в состояние 111...10, а также поступает на блок элементов

И 9 и далее через первый открытый элемент И на счетный вход первого разряда счетчика 10, переводя его э состояние 00...01. Это состояние счетчика 10 дешифрируется в дешифраторе 11 и на его выходах 27-30 появляется новый разрешающий "Ioòåнциал. Вторым ТИ на выходах 25 и 26 блока 18 формируется вторая пара адресов первого и второго операндов.

После задержки в элементе 17 второй

ТИ поступает на счетчик 14 и переводит его в состояние 111...01. С приходом каждого следующего ТИ в счетчике 14 выполняется очередное вычитание "1" и так происходит до тех пор, пока счетчик не "обнулится" до

ТИ с номером N/2-1. Следующим за этим

ТИ счетчик 14 устанавливается в состояние 111...11 и на выходе элемента

И 15 вырабатывается управляющий потенциал, который, пройдя элемент за— держки 16 и элемент 7 И, поступает на сдвиговый вход регистра итераций 8 и передвигает "1" из первого во второй разряд регистра итераций 8. Второй ТИ поступает также на блок элементов И 9 и снова через "открытый" элемент И поступает на счетный вход первого разряда счетчика 1О, переводя его в состояние 00...10. Здесь и во всех случаях далее, кроме самой последней итерации, счетчик 10 ведет счет всегда по счетному входу того разряда, который соответствует разряду регистра 8, содержащему "1". На

3 первой итерации "1" в регистре 8 стоит в первом разряде, поэтому счетчик 10 считает последовательна ат значения 00...0 до 11...1 1, принимая

N/2 различных состояний. На второй итерации "1" в регистре 8 стоит ва, втором разряде, счетчик 10 считает двойками, принимая состояния

00...0, 00...10, 00...100, 00...110 и так далее до состояния 11...10, à !О затем точно такой же цикл счета повторяется второй раз. На третьей итеtt рации счетчик 10 считает четверками", повторяя цикл счета 4 раза и т.д. При такой организации счета на !5 выходе счетчика 10 появляются все необходимые адреса кодов, которые в дешифраторе 11 дешифрируются в четыре группы управляющих потенциалов, устанавливаемые на выходе 27-30 уст- 20 райства.

На последней и-ой итерации вычислений п=1ор И группа элементов И 8 и

9 блокируется отсутствием управляющего потенциала с регистра итераций

8 и ТИ не изменяют состояние счетчи ка кода операции 10, остальные блоки работают без изменения.С приходом последнего ТИ по нулевому состоянию вычитающего счетчика 14 срабатывает элемент И 15 и с его выхода управляющий сигнал, пройдя элемент задержки

16, поступает через элемент И 7 на сдвиговый вход регистра итераций 8.

Единичным сигналом сдвига со старшего разряда регистра итераций 8 единица заносится через элемент ИЛИ 5 в младший разряд этого же регистра и одновременно выключается ГТИ по цепи эле-!О мента ИЛИ 19. При выполнении обратного БДОП на управляющий вход 22 устройства подается отрицательный потенциал, который закрывает элементы И

2 и 7 и через элемент НЕ 1 открывает элементы И 3 и 6. По сигналу "Начальная установка", поданному на вход 21 блока управления и прошедшему через элементы И 3 и ИЛИ 5, младший разряд регистра итераций 8 устанавливается в "1", все разряды вычитающего счетчика 14 также устанавливаются в "1", при этом на выходе элемента И 15 вырабатывается управляющий сигнал, который проходит элемент задержки 16 и через "открытый" элемент И 6 поступает на сдвиговый вход регистра итераций 8. Единица из младшего разряда регистра итераций "сдвигается и заносится через элемент ИЛИ 4 по установочному входу в старший разряд регистра итераций 8. В остальном весь цикл работы устройства повторяется с той лишь разницей, что регистр итераций 8, счетчик кода операции 10, начинают счет слева на право.

При усеченном преобразовании на каждой последующей итерации вычитающий счетчик 14 работает с сокращением в два раза. На первой итерации никакого изменения в режиме работы вычитающего счетчика 14 нет и все блоки устройства работают как и прежде.

На второй итерации ("1" во втором разряде регистра итераций) при подаче на вход "Усеченное преобразование" положительного потенциала "открывается" первый элемент.И из блока элементов И 12 и через (п-2) итерации элемент ИЛИ из блока элементов ИЛИ

13 блокируется разряд "n" вычитающего счетчика 14.

На следующей итерации блокируется уже два разряда "n и (п-1) вычитающего счетчика 14 и т.д. И так вычитающий счетчик 14 на первой итерации считает полный цикл, на второй — полцикла и так при каждой последующей итерации цикл счета вычитающего счетчика 14 сокращается в два раза. формулаизобретения

Устройство управления для процессоров быстрых дискретных ортогональных преобразований, содержащее элемент

HF,, четыре элемента P., три элемента ИЛИ, два элемента задержки, формирователь адреса, вычитаюший счетчик, сдвиговый регистр интерапий, первый блок элементов И, счетчик кода, дешифратор и генератор тактовых импульсов, выход которога подключен к входу синхронизации фор- . мирователя адреса и входу первого элемента задержки, выход которого подключен к тактовому входу вычитающего счетчика и первому входу первого блока элементов И, выход которого подключен к счетному входу счетчика кода, выход которого подключен к вхо.ду дешифратора, выход первого .элемента И подключен к первому входу первого элемента ИЛИ, выход которого подключен к установочному входу старшего разряда сдвигового регистра итераций, выход старшего разряда которого подключен к первым входам второго и третьего элементов ИЛИ, выходы кото1297074

Составитель А. Баранов

Техред Л.Сердюкова Корректор И. Муска

Редактор Т. Парфенова

Заказ 783/53 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 3-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 рых подключены соответственно к установочному входу младшего разряда сдвигового регистра итераций и входу останова генератора тактовых импульсов, вход запуска которого является входом запуска устройства, выход второго элемента задержки подключен к первым входам второго и третьего элементов И, выходы которых подключены соответственно к управляющему вхо- 10 ду сдвига вправо и управляющему входу сдвига влево сдвигового регистра

Итераций, выход младшего .разряда которого подключен к вторым входам первого и третьего элементов ИЛИ, выход 15 элемента НЕ подключен к второму входу второго элемента И и первому входу четвертого элемента И, выход которого подключен к второму входу второго элемента ИЛИ, вход элемента НЕ 20 объединен с вторым входом третьего элемента И, первым входом первого элемента И и является входом йачала обработки устройства, установочный вход вычитающего счетчика объединен с вторыми входами первого и четвертого элементов И и является установочным входом устройства, а информационный выход сдвигового регистра итераций подключен к второму входу 30 первого блока элементов И и информационному входу формирователя адрeса, первый и второй выходы которого являются выходами адресов соответственно реальной и мнимой частей операнда устройства, о т л и ч а ю— щ е е с я тем, что, с целью расширения области применения за счет ис— пользования устройства при выполнении усеченного преобразования, модифицированного комплексного преобразования Адамара и обобщенного дискретного преобразования, в него введены второй и третий блоки элементов И и блок элементов ИЛИ, выходы которого подключены к установочным входам соответствующих pa"-.рядов вычитаюшего счетчика, информационный выход которого подключен к входу второго блока элементов И, выход которого подключен к входу второго элемента задержки, информационный выход сдви."ового регистра итераций подключен к первому входу третьего блока элементов И, выход которого подключен к входу блока элементов ИЛИ, а второй вх.-:д третьего блока элементов И является входом задания режима работы устройства выходом кода арифметической операции которого является выход дешифратор (