Вычислительное устройство

 

Изобретение относится к вычислительной технике и предназначено для построения однородных вьгаислительных структур, ориентированных на параллельную обработку расплывчатых алгоритмов управления. Целью изобретения является повышение быстродействия устройства при реализации операции композиции. Для зтого в устройство , содержащее два регистра 1, 2, дешифратор 12, схему 7 сравнения и входной шинный коммутатор 17, введены мультиплексор 8, триггер 5, операционный блок 14 и выходной шинный коммутатор 15. 1 з.п. ф-лы, 5 ил., 2 табл. € (Л 00 Q сд 05 СП эо

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1 (191+ (ll) 1 30 (5D 4 G 06 F 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3678827/24-24 (22) 27.12.83 (46) 23.04.87. Бюл. N -15 .(72) А ° H.Мелихов, Л.С. Берштейн, В.Д.Баронец и Д.П;Калачев (53) 681.325(088.8) (56) Авторское свидетельство СССР

В 981987, кл. Г 06 Р 7/02, 1982.

Авторское свидетельство СССР

N 424141, кл. G 06 F 7/00, 1974.

Авторское свидетельство СССР

Ф 941994, кл. Г 06 F 7/00, 1982. (54) BbPiHCJIHTEJlbHOE УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и предназначено для построения однородных вычислительных структур, ориентированных на параллельную обработку расплывчатых алгоритмов управления. Целью изобретения является повышение быстродействия устройства при реализации операции композиции. Для этого в устройство, содержащее два регистра 1, 2, дешифратор 12, схему 7 сравнения и входной шинный коммутатор 17, введены мультиплексор 8, триггер 5, операционный блок 14 и выходной шинный коммутатор 15. 1 з.п. ф-лы, 5 ил., 2 табл.

58 2 ва.

1 13056

Изобретение отнбсится к вычислительной технике и пр едназна —.ен о для построения однородных вычислительных структур ориентированпь х на параллельную обработку расплывча.ых алгоритмов управления, Цель изобретения — повышение бы-. строд(зйсчвия устройс т BB IIptt p еали B= ции операции композиции, На фиг. 1 представлена функцио- 10 нальная схема устройства; на фиг, 2— операционный блок; на фиг„ 3 — дешифратор; на фиг, 4 — обьединение устройств в матрицу для реализации раcплывчатых алгоритмов; на фиб. 5— временная диаграмма работы устройстИнформационные |зходы регглстров

1 и 2 (фиг. 1) соединены с первым 20 информационным входом 3 устройства, Синхровход (по которому происходит запись информации в регистр) регистра 1 соединен с "инхровходом 4 устройст|за, которьй также заведен на 25 вход сброса триггера 5, Синхрогход регистра 2 соединен с синхровходом 6 устройства. Прямые выходы регистров

1 и 2 заведены на входы схемы 7 сравнения и на информационные входы II5.ть- 30 типлексора 8, инверсные выхоцы регистров 1 и 2 также заведены HB. информационпые входы мультиплексора 8, Bhl ход схемы 7 сравнения и первый — третий разряды 9-11 входа операции устройства подключены к управляющему и информационному входам дешлфратора

12, а OI î выходы соединены с управляющими HXOgBhII< hIVJI2>7ICIIJIPIICOpB 8, Выход мультиплексора 8 соединен с,10 информационным входом l3 операционного блока 14 и с информазглонныи входом выходного шинного коммутатора

15. Установочный вход триггера 5 соединен с выходом признака результата блока 14, на котором появпяется си1— нал, если на информационном входе l3 блока 14 находится максимальный элемент в столбце, собранном из устpoAcTD, Блок 14 имеет информационный выход 16. Выход триггера 5 соединен с одним из управляющих входов коммутатора 15, другой управляющий вход коммутатора l5 соединен с первым разрядом 9 входа операции устройства, который также соединен с входом входного шинного коммутатора 17, Инфориациопный вход коммутатора 17 соединен с информационным входом-выходом 18 устройства, а выход — с вторым информационным входом 19 блока 14. Трехстабильный выход коммутатора 15 соединен с входом-выходом l8 устройства.

Третий информационный вход 20 блока l4 соедин "í с вторым информационным входом 21 устройства, информационный выход 16 блока 14 соединен с информационным выходом 22 устройства, Вход

23 операции блока 14 соединен с четвертым разрядом 24 входа операции устройства. Операционный блок 14 (фиг. 2) содержит две группы по восемь элементов И 25 и 26, две группы по восемь элементов ИЛИ 27 и 28 и имеет информационные входы 13, 19 и

20, информационный выход 16, вход

23 операции и выход 29 признака.

Дешифратор 12 (фиг. 3) содержит четыре элемента IE 30-33, три двухвходовых элемента И 34-36, один двухвходовой элемент ИЛИ 37 и имеет вход

9, 10, 11 и 38 и два выхода 39 и 40.

На фиг. 4 приведен фрагмент матрицы, образованной из вычислительных устройств 41. 1(аждае устройство соединено с горизонтальными и вертикальными информационными восьмиразрядными шинами, кроме того, соединения по вертикали устройства соединены между собой восьмиразрядными шинами. Имеются та|оке горизонтальные и вертикальные управляюшие шины, причем горизонтальные управляющие шины соединены с всеми устройс.твами в матрице, а вертикальные — только с устройствами ,своего столбца.

Устройство предназначено для создания на его основе однородной матрицы для реализации расплывчатых алгоритмов управления, формализуемых посредством композиционного правил а в ыв ода .

1(оьптозиционное правило вывода является одним из основных способов формализации лингвистических или

Расплывчатых алгоритмов управления, задаваемых набором правил вида: "ЕСЛИ С, условие ), то (решение y" где (условие 7 и C Решение )формулируются в терминах естественного языка. Например:

"ЕСЛИ давление пара мало, то сильно увеличить температуру". (1) Переход от описанного лингвистического алгоритма к расплывчатому ал056 58 4 тоит из чисел в диапазоне -(20 )(+20) Для того, чтобы можно применить композиционное правило вывода, необходимо дискретиэировать множества Х и У, пусть

13 горитму реализуется с помощью известного композиционного правила вывода.

Путем опроса опытного оператора, управляющего некоторым технологическим процессом, формулируется набор правил лингвистического алгоритма. Далее в процессе диалога с ним формируются расплывчатые множества, опи.сывающие понятия "мало", "сильно увеличить" и т.п. После этого одним из методов строится расплывчатое отноюМ шение R. Далее следует этап работы системы управления, реализующей расплывчатый алгоритм управления. Отношение R хранится в памяти вычислительного устройства, на вход его подается расплывчатое множество, описывающее условие, а решение, определяемое данным условием, получают в результате композиции входного условия и отношения.

Всли А = 1(р (х), х )IxcX )- расплывчатое множество, описывающее входное условие, R = «(p, (х,у), < g,ó >)(х е Х, АУ вЂ” расплывчатое отношение, пост!

О Путем опроса оператора, управляющего данным процессом, получены расплывчатые множества, описывающие понятия . "давление пара мало" — А и "сильно увеличить температуру" — В;

20 и построена матрица R расплывчатого отношения, описывающего алгоритм управления процессом:

0.5 атм

О. 75 атм

R =

1.0 атм

1. 25 атм

35 р (y) = V (y<(x)Vp (х,y)); (3) хеХ д„(у) = g, (pA(x)Vy<(x,ó)); (4)

xåX 45 ((у) @ (р (х)(! (х у)) (5) хеХ

Композиции, исполняемые по формулам (2)-(5), называются: (2) — минимаксная, (3) — максимаксная, (4) — 50 макиминная, (5) — миниминная.

Пример . Пусть в алгоритме имеется только одно правило, представленное выражением (1). Базовое множество X входных условий — дав- 55 ление пара" — представляет собой числа в диапазоне 0.5-1,25 атм, базовое множество У выходных воздействий — "изменение температуры" — сосроенное по исходному лингвистическому алгоритму, решение получают в результате минимаксной композиции

В = AoR, где В = «(p>(y), y>)ye У), а р (у) = V (ц (х) @ р (х,у)), (?) хеХ операции V и, расплывчатой логики, определяемые как à y b = макс(а,Ь), а 4, b = мин(а,Ь), а,Ъ E C0,1 3.

Кр ом е т or о, прим еняют с я, хотя г ораздо реже, чем минимаксная, композиции других видов, определяемые формулами

Х = «0,5, 0,75, 1,0, 1,25j;

У «-20 о — 10 0 o,+10î + 20ф).

А = «(0.8, 0.5)), (1.0, 0.75 ), (0.4,1 ), (О. 1, 1.25 ) I

В =«(0.0, -20 ), (0.1, -10 ), (0.2, О ), (0.6, +10 ), (1. О, +20)), -20 -10" О +10 +20

001020608

О 0.1 0.2 0.6 1.0

О 0.1 0.2 0.4 0.4

001010101

Начинается этап работы. На вход вычислительного устройства, реализующего алгоритм, заданный матрицей R

У приходит расплывчатое множество А, описывающее понятие "давление пара мало", Устройство осуществляет минимаксную композицию по формуле (2) вектор-столбца А с матрицей Й и получа-! ет вектор-строку В цу(-20 ) = (pg(0.5) l(p (0.5,-20))Ч

Ч(!Сд(0. 75)ф/Ад(0 ° 75, -20) ) g (pp(1 ° 0) ф

4Рк(1 ° О, -20) )Ч (Ря(1.25) 4!к(1 ° 25, -20)) = (0.84 0,0) V (1.040.0) V(0.4% о.о) ч (о.1 о.о) = о.о.

Анал огич н о

l ру(-10) =(0.8фо. 1) V(1.0фо. 1)Ч

V(0. 4фо. 1) Ч(0. Ц О. 1) =О. 1 (О) = (О. 840. 2) у (1. 0 0. 2) V

1/ (О. 440. 2) V (О. 1ф О. 1) =О. 2; (у(+10) =(0.840. 6)V(1. Офо. 6)Ч

V(0.44О.4) V(0. 1фо. 1) =О. 6;

Pg((+20) = (0.840.8)Ч(1.0d(1 0)V V(0.440. 4)1КО. 140. 1) =1. О.

1305658 которое совпадает с множеством В, обозначающим понятие "сильно увели.чить температуру", следовательно решением при данном условии является 10

"сильно увеличить температуру".

Регистр 1 предназначен для параллельного приема, хранения и вьдачи в прямом и инверсном кодах одного знао чения функции принадлежности входного 15 расплывчатого множества на схему 7 .и мультиплексор 8. Регистр имеет восемь информационных входов, восемь прямых и восемь инверсных информационных выходов и синхровход (вход За- 2Р В дные сигналы пись").

Регистр 2 предназначен для параллельного приема, хранения и вьдачи в прямом и инверсном кодах одного значения матрицы расплывчатого отношения на схему 7 и мультиплексор 8. Регистр имеет восемь информационных входов, восемь прямых и восемь инверсных выходов и синхровход (вход "Запись" ).

Схема 7 сравнения предназначена для параллельного сравнения, восьмиразрядных кодов двух положительных чисел на "больше-меньше". На выходе появляется "1", если число, поступившее на вход схемы 7 с регистра 1,, 35 больше,чем число, поступившее на вход схемы 7 с регистра 2, и "0" — в противном случае. Схема 7 построена как классическая схема сравнения на комбинационных элементах. 4Р 0

Мультиплексор 8 предназначен для коммутации прямых или инверсных выходов регистров 1 или 2 на вход 13 блока

14. Выбор одного из входов определяется значениями сигналов, поступающих 45 на управляющие входы мультиплексора с дешифратора 12. Коммутатор 15 с трехстабильными выходами предназначен для вьдачи байта данных с выхода мультиплексора 8 на вход-выход 18 5Р и для отключения выхода мультиплексора 8 от входа-выхода 18.

Коммутатор 17 служит для передачи байта данных с входа-выхода 18 на вход 19 блока 14.

Выходные сигналы

9 10 11 38

0 0 0 0

0 0 О 1

0 0 1 0

0 0 1

0 t 0 0

0 1 0 1

0 1 1 0

39 40

1 0

0 0

0 0

1 0

1 0

0 0

1 0 Х 0

1 0 Х 1

1 1 Х 0

1 1 Х 1

В результате получают множество

В = ((0.0, -20 T (0.1, -10), <0.2, О), (0.6, +10 >, (1 0, +20 )», Триггер 5 служит для запоминания результата сравнения элементов столб. ца на максимум/минимум, вьдаваемого с выхода 29 блока 14.

Блок 14 (фиг. 2) при объединении устройств в столбец служит для нахождения максимального среди значений, подаваемых на вход 13 блока 14, среди всех ячеек столбца, что индицируется единичным сигналом на выходе 29 блока 14.

Дешифратор (фиг. 3) 12 служит для формирования управляющих сигналов . мультиплексора в зависимости от значений на входах 9-11 и результата сравнения, поступающего с выхода схемы 7 на вход 38 дешифратора 12.

Таблица 1

Функционирование дишефратора 12

Алгоритм функционирования дешифратора 12 приведен в табл.

Работа устройства, когда оно яв55 ляется частью однородной структуры.

Реализуется минимаксная композиция по формуле (2).

В регистре 2 каждого устройства записано одно значение матрицы рас7 1305á плывчатого отношения R †-,и (х,y) в виде восьмиразрядного двоичного кода.

Запись осуществляется путем подачи соответствующего кода на горизонтальный информационный вход 3 и возбуждения входа б. !

1о. На горизонтальные информационные шины структуры подается значение входного расплывчатого множества А в виде восьмиразрядного двоичного кода, по сигналу на входе 4 одно значение функции принадлежности множества А — а (х) записывается в регистр

Я

1, одновременно сбрасывается триггер

5.

2 . Ha дешифратор 12 поступают следующие сигналы: со схемы 7 по входу 38, управляющие сигналы на входы

10 и 11, указывающие, какая композиция выполня ется (табл . 2), управляющий сигнал на вход 9 (нулевое логическое значение), благодаря чему коммута— тор 15 отключен от входа-выхода 18, а коммутатор 17 открыт и соединяет вход — выход 18 с входом 19 бпока 14.

Дешифратор 12 формирует такие управ— ляющие сигналы (табл. 1), что мультиплексор 8 пропускает на выход значение с прямых выходов регистра, со — Зд держащего минимальное значение. о

3 . После подачи на вход 23 бло— ка 14 единичного значения начинает работать блок 14, После окончания переходных процессов во всем столбце, состоящем из таких ячеек, на выходе

29 блока 14 появляется единичное ло— гическое значение в той ячейке, в которой обнаружено наибольшее из значений, подаваемых на входы 13 блоков 14 во всем столбце. Этот сигнал устанавливает триггер 5.

4 . На вход 9 подается единичный логический уровень (управляющие сигналы на входах 10 и 11 сохраняются), который запирает коммутатор 17 и вместе с триггером 5, установленным в "1", в ячейке столбца, содержащего максимальный элемент, отпирает коммутатор 15, сигнал с выхода мультиплексора 8 поступает на вход †вых

18.

Пояснение табл. 1. Вход 11 показывает, какое значение подавать на выход мультиплексора — прямое ("1") или инверсное ("0"), т.е. искать максимум или минимум в столбце. Вход

10 показывает максимальное или минимальное из значений регистров l и 2

58 8 подавать на выход мультиплексора 8, Вход 9 служит для указания, в каком режиме работать дешифратору 12: поперацияп ("0"), т.е. выполняется композиция или "выдача" (1 ), т.е, происходит выдача прямого значения одного из регистров 1 или 2 на входвыход 18 (при этом значение на входе

11 игнорируется). Таким образом, зна— чения сигналов на входах 10 и 11 указывают на то, какую композицию выполнять (табл. 2).

Та блица 2

Выполняемая композиция

Миниминная

Минимаксная

Миксиминная

Максимаксная

Ф о р м у л а и з о б р е т е н и я

1. Вычислительное устройство, содержащее два регистра, дешифратор, схему сравнения и входной шинный коммутатор, причем информационные входы первого и второго регистров объединены и подкпючены к первому информационному входу устройства, а информационные входы дешифратора с первого по третий подключены соответственно к первому, второму и третьему разрядам входа операции устройства, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия при реализации операции композиции, оно содержит мультиплексор, триггер, операционный блок и выходной шинный коммутатор, первый и второй управляющие входы, информационный вход и выход которого соединены соответственно с выходом триггера, первым разрядом входа операции устройства, выходом мультиплексора и информационным входом-выходом устройства, первый и второй входы и выход схемы сравнения подключены соответственно к прямым выходам первого и второго регистров

1305658 и управляющему входу дешифратора, первыи и второй выходы которого соединены соответственно с первым и вторым управляющими входами мультиплексора, первый, второй, третий и четвертый информационные входы мультиплексора подключены соответственно к прямому и инверсному выходам первого регистра и прямому и инверсному выходам второго регистра, синхровходы первого и второго регистров соединены с синхровходом устройства, первый, второй и третий информационные входы, вход onерации, информационный выход и выход признака результата операци— онного блока подключены соотвествен-.( но к выходу мультиплексора, выходу входного шинного коммутатора, второму информационному входу устройства, четвертому разряду входа операции устройства, информационному выходу устройства и установочному входу триггера, вход сброса которого соединен с синхровходом устройства, а управляющий вход и информационный вход входного шинного коммутатора подключены соответственно к первому разряду входа операции устройства и информационному входу -выходу устройства ï

2, Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что операционный блок содержит две группы из и элементов И и,цве группы из и элементов

ИЛИ, где и — разрядность данных, причем первые:входы элементов И первой и второй групп соединены с одноименными разрядами соответственно первого и второго информационных входов бло10 ка, первые входы и выходы элементов

ИЛИ первой группы. подключены к одноименным разрядам соответственно третьего информационного входа и информационного выхода блока, первые вхо15 ды элементов, ИЛИ второй группы соединены с выходами одноименных элементов

И второй группы, вторые входы элементов ИЛИ первой и второй групп подключены к выходам одноименных элементов

20 И первой группы, вторые входы первых элементов И первой и второй групп соединены с входом операции блока, вторые входы i-x элементов И первой и второй групп (2 c i < п) подключены

25 к выходу (1 в 1 } — ro элемента ИЛИ второй группы, а выход П вЂ” ro элемента ИЛИ второй группы соединен с выходом признака результата блока.

1305658 (Rue. 3

Составитель Г.Виталиев

Редактор Н.Рогулич Техред И.Попович

Кор рек т ор Т. Колб

Заказ 1451/45 Тираж 673

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подпис ное

Производственно — полиграфическое предприятие, г. Ужгород, ул. Проектная, 4