Импульсный частотно-фазовый детектор

 

Изобретение относится к радиотехнике . Цель изобретения - повышение быстродействия . Детектор содержит триггеры 1, 2, 3, 4, 7 и 8, эл-ты ИЛИ 5, 6 и 11. эл-т И - НЕ 9, суммирующий интегратор (СИ) И) с тремя входами и блок контроля pa.i- ности частот (БКРЧ) 12. Цель дости|-ается введением триггеров 7 и 8, : л--1а ИЛИ 11 и БКРЧ 12, с помощью которых осуществляется переключение нолосы пропускания СИ 10 и перевод детектора из режима сравнения частот в режим сравнения фаз. 3 ил. S (Л Фиг.1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„.SU„„1312718 А 1 (51)4 H 03 D 1300

ОПИСАНИЕ ИЗОБРЕТЕНИЯ рдеть - 14

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Фиг.1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3859885/24-09 (22) 07.01.85 (46) 23.05.87. Бюл. № 19 (72) И. В. Колосов и А. В. Колосов (53) 621.376. ЗЗ (088.8) (56) Авторское свидетельство СССР № 1221710, кл. Н 03 D 13/00, 1984. (54) ИМПУЛЬСНЪ|Й ЧАСТОТНО-ФАЗОВЫЙ ДЕТЕКТОР (57) Изобретение относится к радиотехнике. Цель изобретения — повышение быстродействия. Детектор содержит триггеры 1, 2, 3, 4. 7 и 8, элты ИЛИ 5, 6 и 11, ал T

И- — HE 9, суммирующий интегратор (СИ) 10 с тремя входами и блок контроля разности частот (БКРЧ) 12. Цель достигается введением триггеров 7 и 8, зл- а

ИЛИ 11 и БКРЧ 12, с помощью котоpblx осуществляется переключение полосы пропускания СИ 10 и перевод детектор;t из режима сравнения частот в режим сравнения фаз. 3 ил.

1312718 формула изобретения

55

Изобретение относится к радиотехнике и может использоваться в системах фазовой автоподстройки частоты с малым уровнем частот, кратных частоте сравнения в выходном сигнале.

Цель изобретения — повышение быстродействия.

На фиг. 1 приведена структурная электрическая схема предложенного импульсного частотно-фазового детектора; на фиг. 2 — временные диаграммы, поясняющие его работу; на фиг. 3 — вариант выполнения блока контроля разности частот.

Импульсный частотно-фазовый детектор содержит два канала, каждый из которых состоит из первого I (2) и второго 3(4) триггеров, элемента ИЛИ 5(6), третьего триггера 7(8), элемент И вЂ” НЕ 9, суммирующий интегратор 10 с тремя входами, дополнительный элемент ИЛИ 11, блок 12 контроля разности частот.

Блок 12 контроля разности частот (фиг. 3) содержит элементы И 13 и конденсаторы 14.

Устройство работает следующим образом.

С источника входного поступает, например, частота Fl (фиг. 2а), а с источника другого входного сигнала — частота F2 (фиг. 2б) в виде коротких импульсов. В исходном состоянии на выходах триггеров 1 — 4, 7 и 8 и входах элементов ИЛИ 5 и 6 и выходе И вЂ” НЕ 9, выходе блока 12 контроля разности частот и выходе элемента ИЛИ 11 присутствует напряжение логического нуля. В импульсном частотно-фазовом детекторе возможны режимы сравнения частот, когда

FI)F2 или Fl(F2, либо режим сравнения фаз, когда F1 =F2, à 4@0.

В силу симметричной схемы рассмотрим в качестве примера случай Fl )Г2. В этом режиме на выходах триггеров 2, 4 и 8 имеются непрерывные уровни логического нуля, а на выходе триггера появляются широтно-модулированные импульсы (фиг. 2в), длительность которых пропорциональна разности фаз между импульсами частот F I и F2. Указанная разность фаз периодически возрастает до nfi и в момент, когда между импульсами частоты F2 два или более импульсов частоты, тогда первый импульс частоты Fl (фиг. 2а), в указанной ситуации переключит триггер 1 в единичное состояние (фиг. 2в), а второй импульс частоты Fl (фиг. 2а) одновременно запишет логическую единицу в триггеры 3 и 7 (фиг. 2г и 2е), третий импульс частот Fl запишет логический нуль в триггер 3 и подтвердит состояние логической единицы в триггере 7, поскольку напряжение логической единицы с выхода триггера 7 через элемент ИЛИ 5 удерживалось на D-входе триггера 7.

5 !

О

Таким образом, на выходе триггера 7 в момент прихода второго импульса появляется уровень логической единицы, напряжение которой, суммируясь с напряжением с выхода триггера 1 (фиг. 2ж), обеспечивает начало ускоренного заряда емкости суммирующего интегратора 10 как за счет уменьшения постоянной времени суммирующего интегратора 10 в частотном режиме под воздействем логической единицы с выхода элемента ИЛИ 11, так и за счет непрерывности управляющего напряжения на входе суммирующего интегратора 10 в этом режиме из-за самоблокировки триггера 7.

Третьим импульсом частоты напряжение логического нуля записывается в триггер 3 и на выходе элемента И вЂ” НЕ 9 образуется спад первого импульса (фиг. 2з) разностной частоты F! — F2, длительность которого равна периоду частоты Fl. Напряжение логической единицы с выхода элемента ИЛИ 11 после прихода второго импульса частоты разрешает включение блока 12 контроля разности частоты Fl — F2.

Блок 12 контроля разности частот настраивается на частоту во много раз меньше опорной частоты путем подбора величин конденсаторов 14 (фиг. 3) для исключения частотной перекомпенсации, за счет установки в исходное нулевое состояние триггеров 7 и 8, в зависимости от знака разности частот входных сигналов напряжением логической единицы с выхода блока 12 контроля разности частот (фиг. 2д), которая появляется, когда разностная частота

F1 — F2 на выходе элемента И вЂ” НЕ 9 становится меньше пороговой частоты, установленной в блоке 12 контроля частоты следования импульсов, при этом напряжение логического нуля на выходе элемента ИЛИ 1 осуществляет переключение полосы пропускания суммирующего интегратора 10 на меньшую и импульсный частотно-фазовый детектор переходит в фазовый режим сравнения.

В фазовом режиме, когда F1=F2, короткие импульсы появляются на выходе триггера 1 или 2, в зависимости от знака разности фаз входных частот, при этом на выходах триггеров 3, 4, 7 и 8 и на выходе элемента ИЛИ 11 присутствует постоянный уровень логического нуля.

Импульсный частотно-фазовый детектор, содержащий два канала, каждый из которых содержит первый и второй триггеры и элемент ИЛИ, элемент И вЂ” НЕ, входы которого соединены соответственно с инверсными выходами вторых триггеров каж1312718 фиг 2 сРигЗ

Составитель И. Грабилии

Редактор А. Шандор Техред И. Верес Корректор С. Черни

Заказ l849/55 Тираж 902 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1 l 3035, Москва, Ж вЂ” 35, Рву шская иаб., д. 4!5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 дого канала, и суммирующий интегратор с тремя входами, первый и второй входы которого соединены соответственно с выходами элементов ИЛИ первого и второго каналов, причем входы синхронизации первых триггеров каждого канала являются входами импульсного частотно-фазового детектора и соединены с входами сброса первых триггеров противоположного канала, инверсные выходы первых триггеров каждого канала соединены с D-входами первых триггеров противоположного канала, а прямые выходы первых триггеров каждого канала соединены с D-входом второго триггера и первым входом элемента ИЛИ этого же канала, отличающийся тем, что, с целью повышения быстродействия, в каждый канал введен третий триггер и общие для обоих каналов дополнительный элемент ИЛИ и блок контроля разности частот, выход которого соединен с входами сброса третьих триггеров обоих каналов, первый вход сое5 динен с выходом элемента И вЂ” НЕ, а второй вход соединен с третьим входом суммирующего интегратора с тремя входами с выходом дополнительного элемента ИЛИ, первый и второй входы которого соединены соответственно с прямыми выходами третьих триггеров первого и второго каналов, при этом в каждом канале входы синхронизации второго и третьего триггеров объединены и соединены с входом синхронизации первого триггера, прямой выход третьего триггера соединен с вторым входом элемента ИЛИ, а выход элемента ИЛИ соединен с D-входом третьего триггера.