Интегратор

 

ф»

Щ ф союз савктсних

- -, ф"; --= СОЦИАЛИСТИЧЕСКИХ М= "j.- РЕСПУБЛИК

1 (51) 4 G 6

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРКТКНИя

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

БНБ. 1А,-1;-,. ", четвертого элемента задержки. (21) 3464909/!8-24 (22) 1?.05.82 (46) 23.09.87. Бюл . ¹ 35 (71) Краснодарский политехнический институт (72) В.П.Безуглов, Б.Л.Минасян и А.Е.Цуприков (53) 681. 335 (088. 8) (56) 1. Патент США - 3506818, кл, 2 35-1 83, опублйк . I 9 70 .

2. Авторское свидетельство СССР № 612262, кл. G 06 3 1/02, 1975.

3. Интегратор IT — 2 Хроматографа

Хром — 42. Техническая документация. ,Прага, ЧССР, !978. (54)(57) ИНТЕГРАТОР, содержащий преобразователь напряжение — частота, подключенный выходом к счетному входу счетчика интеграла, и операционный усилитель, соединенный входом с шиной ввода интегрируемого сигнала, а выходом — с входом блока выделения максимумов и минимумов, выход которого подключен к входу первого блока, отличающийся тем, что, с целью повьш ения точности интегриро— вания при наличии неразделенных пи— ков, в него дополнительно введены блок вычитания, блок деления, блок вычисления поправочной площади, элементы задержки, триггер, ключи, элемент ИЛИ и переключатель, соединенный входом с выходом операционного усилителя, а выходом — с сигнальным

„„ЯО„„ИДЯДЦЯ А1 входом первого ключа и через первый элемент задержки — с сигнальным входом второго ключа, подключенного выходом к выходу первого ключа и к первому входу блока вычитания, соединенного вторым входом с выходом блока выделения максимумов и минимумов и с первым входом блока вычисления поправочной площадки, подключенного вторым входом через блок деления к выходу блока вычитания, а выходом — к сигнальному входу третьего ключа,.соединенного выходом с входом преобразователя напряжение — частота и с выходом четвертого ключа, а управляющим входом — с выходом элемента ИЛИ, подключенного первым входом к выходу второго элемента задержки, управляющему входу первого ключа и.к входу обнуления счетчика интеграла, а вторым входом — к единичному выходу триггера, управляющему входу второго ключа и к первому управляющему входу четвертого ключа, соединенного сигнальным входом с выходом операционного усилителя, а вторым управляющим входом — с выходом третьего элемента задержки, подключенного входом к нулевому выходу триггера, единичный установочный вход которого соединен с выходом порогового блока и с входом четвертого элемента задержки, а вход обнуления — с выходом

1 3.

Изобретение относится к автоматике и вычислительной технике и может найти применение для обработки хроматографической, масспектроскопической и другой информации в газовой, химической и нефтехимической отраслях промышленности..

Известен интегратор (1 ), содержа— щий входной операционный усилитель, преобразователь напряжение — частота, корректор нулевой линии, блок управления, накопители и печатающее устройства.

Недостатком интегратора является низкая точность интегрирования совмещенных пиков.

Известен также интегратор f 2 1, содержащий входной регистр, блоки вычитания, r, блоки памяти, счетчики импульсов, триггеры, .компараторы, временной селектор, элементы И, ИЛИ, ИСКЛ!ОЧА10ЩЕЕ ИЛИ и элемент задержки.

Недостатком данного интегратора является конструктивная сложность.

Кроме того известен интегратор !.3 1„ содержащий преобразователь напряжения — частота, подключенный выходом к счетному входу счетчика интеграла, и операционнь и усилитель, соединенный входом с шиной ввода интегрируемого сигнала, а выходом — с входом блока выделения максимумов и минимумов, выход которого подключен к входу порогового блока, соединенного вторым входом с выходом операционного усилителя и с сигнальным входом преобразования напряжения— частота, подключенного управляющим входом к первому выходу порогового блока, соединенного вторым выходом с входом обнуления счетчика интеграла, подключенного входом управления считыванием к выходу блока выделения максимумов и минимумов. Пороговый блок интегратора, в частности, осу— ществляет блокировку преобразования напряжения — частота при уровнях входного напряжения, меньших по величине заданной полосы нечувствительности.

Недостатком интегратора является низкая точность интегрирования неразделенных пиков, так как в этих случаях в счетчике накапливается только

39590 2 (20

25

55 суммарное значение площадей пиков без их разделения.

Целью изобретения является повьппение точности интегрирования при нали—

1 чии неразделенных пиков.

С этой целью в интегратор, содержащий преобразователь напряжения частота, подключенный выходом к счетному входу счетчика интеграла, и операционный усилитель, соединенный входом с шиной ввода интегрируемого сигнала, а выходом — с входом блока выделения максимумов и минимумов, выход которого подключен к входу порогового блока, дополнительно введены блок вычитания, блок деления, блок вычисления поправочной площади, элементы задержки, триггер, ключи, элемент ИЛИ и переключатель, соединенный входом с выходом операционного усилителя, а выходом — с сигнальным входом первого ключа и через первый элемент задержки — с сигнальным входом второго ключа, подключенного выходом к выходу первого ключа и к первому входу блока вычитания, соединенного вторым входом с выходом блока выделения максимумов и минимумов и с первым входом блока вычисления поправочной площадки, подключенного вторым входом через блок деления к выходу блока вычитания, выходом — к сигнальному входу третьего ключа, соединенного выходом с входом преобразователя напряжение — частота и с выходом четвертого ключа, управляющим входом — с выходом элемента ИЛИ, подключенного первым входом к выходу второго элемента задержки, управляющему входу первого ключа и к входу обнуления счетчика интеграла, вторым входом — к единичному выходу триггера, управляющему входу второго ключа и к первому управляющему входу четвертого ключа, соединенного сигнальным входом с выходом операционного усилителя, вторым управляющим входом — с выходом третьего элемента задержки, подключенного входом к нулевому выходу триггера, единичный установочный вход которого соединен с выходом порогового блока и с входом четвертого элемента задержки, а вход обнуления — с. выходом четвертого элемента задержки.

На фиг.! представлена блок-схема интегратора; на фиг.2 — кривая совмещенных пиков.

Интегратор содержит операционный усилитель 1, соединенный входом с шиной ввода интегрируемого сигнала, а выходом вЂ, с входом блока 2 выделения максимумов и минимумов, выход которо!

33 >590 го подключен к входу порогового блока 3. Переключатель 4 соединен входом с выходом усилителя 7, а выходом. с сигнальным входом первого ключа 5

Б и через первый элемент 6 задержки— с сигнальным входом второго ключа 7.

Выход ключа ? подключен к выходу ключа 5 и к первому входу блока 8 вычитания, соединенного вторым входом с выходом блока 2 выделения максимумов и минимумов и с первым вхо— дом блока 9 вычитания поправочной площадки. Блок 9 подключен вторым входом через блок 10 деления к выходу блока 8 вычитания, а выходом— сигнальному входу третьего ключа 1!.

Выход ключа ll соединен с входом преобразователя 12 напряжение — частота и с выходом четвертого ключа

13. Выход преобразователя 12 подключен к счетному входу счетчика 14 интеграла, а управляющий вход ключа 11 соединен с выходом элемента ИЛИ 15.

Элемент ИЛИ 15 подключен первым входом к выходу второго элемента 16 задержки, управляющему входу ключа 5 и к входу обнуления счетчика 14 интеграла, а вторым входом — к единичному выходу триггера 17, управляющему входу ключа 7 и к первому управляющему входу ключа 13. Ключ 13 соединен сигнальным входом с выходом усилителя 1, а вторым управляющим входом — с выходом третьего элемента

18 задержки, подключенного входом к нулевому выходу триггера 17. Триггер

17 соединен единичным установочным входом с выходом блока 3 и с входом четвертого элемента 19 задержки, а входом обнуления — с .выходом элемен— та 19 задержки.

Интегратор работает следующим образом.

Входной сигнал подают на Вход Опе 4 рационного усилителя 1. В случае прохождения неразделенных пиков (фиг.2) блок 2 выдает сигнал минимума U (точка В на графике фиг.2), который по величине отличается от полосы нечувствительности. Тогда пороговый блок 3 формирует сигнал, переводящий триггер 17 в единичное состояние.

При замкнутом переключателе 4 выходной сигнал усилителя 1 через элемент

6 задержки, осуществляющий задержку этого сигнала на время 7, постуЭ.З пает на сигнальный вход ключа 7, который находится в открытом состоянии за счет поступления на его управляющий вход разрешающего сигнала с единичного выхода триггера 1 7. Напряжение с выхода ключа 7 (соответствующие точке U, на графике фиг.2) поступает на блок 8 вычитания, на выходе которого формируется разность Ьц

= (U . — U I . Блок 10 деления осуществляет деление этой разности на число, равное времени задержки элемента 6, следовательно, на выходе блока 10 формируется сигнал, соответствующий тангенсу угла наклона нисходящей ветви графика (фиг.2): р,П/—

В блоке 9 происходит нычисление попраночной {дополнительный) площади

DBC первого из двух совмещенных пи2 ков по формуле U = U - /2tgd, которая может быть реализована, например, на основе последовательного выполнения операций возведения н квадрат и деления.

При наличии разрешающего сигнала на управляющем входе ключа 11 который поступает с выхода элемента ИЛИ

15, выходное напряжение блока 9 поступает на вход преобразователя 12 напряжение — частота. Счетчик 14 производит суммирование поступающих импульсон и выдает на печать площадь первого разделенного сигнала, после чего счетчик 14 обнуляется. Для вычисления площади восходящей ветви кривой используют элемент 16 задержки, время задержки которого совпадает с временем задержки элемента 6.

Единичный сигнал с выхода триггера

17 после прохождения элемента 16 saдержки поступает на управляющий вход ключа 5 и на элемент ИЛИ 15. Сам триггер 17 к этому моменту времени с помощью элемента 19 задержки переходит в нулевое состояние. В результате ключ 7 оказывается закрытым, а ключ 5 — открытым и сигнал с выхода ключа 5, соответствующий точке на графике фиг.2 обрабатывается блоками 8, 10 и 9 аналогично описанному.

Напряжение, соответствующее поправочной площади аАВР (фиг.2) восходящего участка кривой, преобразуется с помощью преобразователя 12 в соответствующее число импульсов и суммируется счетчиком 14. Последующие текущие значения сигнала кривой поступают на вход преобразователя 12 через ключ 13, при этом элемент 18 за5 1339590

6 держки служит для синхронизированно- В том < пучае, когда переключатель го включения ключа 13, первый и вто- 4 находится в разомкнутом состоянии, рой управляющие входы которого яв- работа предлагаемого интегратора проляются соответственно запрещающим и исходит аналогично работе известного разрешающим входами. Ключ 13 оказы5 интегратора. вается в открытом состоянии до обна- Таким образом, предлагаемый интегружения минимума интегрируемого сиг-. ратор по сравнению с известным за нала, т.е. при нулевом состоянии счет введения новых узлов позволяет триггера 17, а при срабатывании бло- 1g уменьшить погрешность интегрирования ка 3 управления ключ 13 запирается совмещенных пиков при полной автомаединичным сигналом с выхода тригге- тизации процесса интегрирования. ра 17.

1339590

Составитель С.Казинов

Техред М.Дидьв Корректор М.Демчик

Редактор А.Ворович

Заказ 4224/40

Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4