Параллельный асинхронный регистр

 

Изобретение относится к вычислительной технике и может быть использовано при построении асинхронных устройств приема и хранения информации . Целью изобретения является упрощение регистра. Для достижения этой цели в состав регистра введены элемент ИЛИ-НЕ 15 и второй управляющий триггер 8. Это позволило упростить ячейки памяти 1-3 регистра и регистр в целом. 1 ил. 15 617 СА: СП ю N СО 19

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (51) 4 С 11 С 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4119183/24-24 (22) 09.07..86 (46) 23.11.87. Бюл. М 43 (71) Ленинградский электротехнический институт им. В.И.Ульянова(Ленина) (72) В.И. Варшавский, А.Ю. Кондратьев, Н.М. Кравченко и Б.С. Цирлин (53) 681.327 ° 66(088.8) (56) Авторское свидетельство СССР

У 583480, кл. G 11 С 19/00, 1977.

Авторское свидетельство СССР

9 1196953, кл. G 11 С 19/00, 1984. (54) ПАРАЛЛЕЛЬНЬ(Й АСИНХРОННЬ1И РЕГИСТР (57) Изобретение относится к вычислительной технике и может быть использовано при построении асинхронных устройств приема и хранения информации. Целью изобретения является упрощение регистра. Для достижения этой цели в состав регистра введены элемент ИЛИ-НЕ 15 и второй управляющий триггер 8. Это позволило упростить ячейки памяти 1-3 регистра и регистр в целом. 1 ил, 1354249

Изобретение относится к вычислительной технике и может быть исцользавано при построении асинхронных устройств приема и хранения информа-ции.

Цель изобретения — упрощение параллельного асинхронного регистра.

На чертеже представлена схема регистра.

Регистр содержит ячейки 1-3 памя-. ти, каждая из которых состоит из первого 4 и второго 5 элементов И-ИЛИ-НЕ,. элемента ИЛИ-НЕ 6„ первый 7 и второй

8 управляющие триггеры, состоящие из элементов И-ИЛИ-НЕ 9 и 10 иьверторов

11 и 12 соответственно,, первый 13 и второй 14 инверторы, элемент ИЛИ-НЕ

15, управляющии вхОЦ 16,, инфОрмацион20 ные входы 17-19 и управляющий выход 20.

Параллельный асинхронный регистр работает следующим образом.

Б начальном состоянии на управляющем входе 16 регистра имеется значение "0". При этом на выходе инвер-. тора 13 имеется значение "!", a на выходе элемента 15 и элементов 6 ячеек 1-3 памяти значение "0", В ре-зультате на выхОдах Обоих элементОв

4 и 5 ячеек 1-3 памяти имеются значе11 1 I ния 1, на выходе элемента 9 управ-ляющего триггера 7 — значение "0", а на выходе его инвертора !1 — значение 35

"11 . Такое же значение и на выходе инвертора 14, что вызывает появление значения "0" на выходе элемента 10 управляющего триггера 8 и значения

" 1" на выходе его инвертора !2, т,е, на управляющем выходе 20 регистра, После того, как информационные входы 17-19 ячеек 1-3 памяти поступают однофазные сигналы, соответствующие значениям разрядов записывае.мого кода, на управляющий вход 16 регистра подается значение "1". При этом, если в ячейку памяти записывается единица,, т.е. на ее информационный вход поступает значение "1", -:О 50 на выхоце ее элемента 4 устанавливается значение 011, а на выходе ее элемента 6 сохраняется такое же зна"чение. Если в ячейку памяти записывается нупь, т.е, на ее информацион-ный вход поступает значение "0", то после того, как на выходе инвертора

13 появляется такое же значение, на выходе ее элемента 6 устанавливается значение 1, а ча выходе ее элемента 5 — значение 0 .

Таким Образом, в результате записи информации в ячейки 1-3 памяти на выходе одного из элементов 4 или 5 каждой из них появляется значение

11 11

0, что приводит к появлению значе1! 11 ния 1 H 3. выходе элемента 9 управл яюще го т р и г г е р а 7 „ а затем з в а -: ñ IIèe

0 н а выходе е г о и н в г р т о р а 1 1, в р ез ул ь т а т е ч е го и а выход е эл ем е и т а 1 5 поя вля е т с я з н ач е ни е 1 ", Последнее делает я ч е йк и - 3 и амя ти н е чу в с т в ительными к и зм е » е нию значений си г н а-л Ов н а их информационных входах (о тс ек ае т " я ч е йки 1 - 3 и ам я ти О т и нф о рмационных входов 7 - 9 ) и, к р оме т ог G вызыв а е т появление значения 0 и а в ых о д е и н, e p ò о ð I 4, затем з н ачени я " 1 " н а вых оде элемента 0 у и р ав— л яюще г о тр1 »г г е р а 8 и значения " 0 и а вых од е е г о и н в е р т о р а 2, т . е . н а у п р а вл яющем в ьгх о д е ? 0 регистра, ч т о свидетельствует О б о к о нч а нии переходных процессов при записи кода в регистр и установки парафа3Hoго кода на соотвеIcтвующих выходах ячеек

1-3 памяти.

После зто "o произ вольг1ь1м образом могут изменяться сигналь1 иа информа.-ционных входах 17--19 ячеек 1-3 памяти с тем, ---тобь: к моменту следующей записи кода в р".=гистр на этих входах были уста. ;.Овлены з»ачения c Оответствующие p="çIoÿöàì запись в.=,емого кода.

Перед новой записью ".ода «>r истр должен быть возг .раще в исходное =ocтояние.

Перевод регисгра в исходное состояние Осуществляется пОда=. :и звала»HII

"0" на его уг:равг„:ющий вход 16. Это

".1 11 зызывае-:.тоявле»ие з»аче::-ия 1 на

1 выходе инзертора ., ". зытем значения "0" на выходе эле:1ента 15 и значения !" на выходе инвертора 14,При этом, если в ячейку записана единица, то на выходе ее элемента 4 устанавли11 вается зн чение 1, а на выходе ее элементов 5 и 6 сохраняются зьачения

"1" и "0" соотве г" тзенно. Есл;- в ячейку записе" нуль, гс с»ычала на выходе ее зле.|ен T=. 6 уста: авливается значен . е "0" „а затем на вьгходе эле11 11 мента 5 — значение 1 и такое .ке зназначение сохраняется на выходе элемента 4. После того, как значение

"1" появляется на выходах Обоих элементов 4 и 5 каждой из ячеек 1-3 па49

Составитель А. Дерюгин

Техред Л Олийнык Корректор А. Тяско

Редактор H. Тупица

Заказ 5698/46 Тираж 588 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауц!ская наб ., д. 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4

3 13542 мяти, на выходе элемента 9 управляющего триггера 7 появляется значение

"0", а на выходе его инвертора 11 значение "1" ° Появление значения "1" на выходах инверторов 11 и 14 вызываI I I 1

5 ет появление значения 0 на выходе элемента 10 управляющего триггера 8, а затем значения 1 на выходе его инвертора 12, т.е, на управляющем выходе 20 регистра, что свидетельст- 1Q вует оо окончании переходных процессов при возврате регистра в исходное состояние и о его готовности к очередной записи кода.

15 формула изобретения

Параллельный асинхронный регистр, содержащий и ячеек памяти, каждая из которых состоит из первого и второго элементов И-ИЛИ-НЕ, выходы которых соединены с первыми входами обеих групп И ее второго и первого элементов И-ИЛИ-НЕ и являются информационными выходами регистра, и элемента ИЛИ-НЕ, первый вход которого соединен с вторым входом первой группы И ее первого элемента И-ИЛИ-НЕ и является информационным входом ячейки памяти, а выход — с вторым входом первой группы И ее второго элемента Vi-ИЛИ-НЕ, два инвертора, вход первого из которых является управляющим входом регистра, и первый управляющий триггер, состоящий из инвертора и элемента И-ИЛИ-НЕ, выход которого соединен с входом инвертора первого управляющего триггера, выход которого соединен с первыми входами п групп И элемента

И-И!!И-HE первого управляющего триггера, вторые и третьи входы которых соединены соответственно с выходами первого и второго элементов И-ИЛИ вЂ  ячеек памяти и входами (n+l)-é группы И элемента И-ИЛИ-HE первого управляющего триггера, о т л и ч а ю щ и йс я тем, что, с целью упрощения регистра, он содержит элемент ИЛИ-HE первый вход которого соединен с выходом инвертора первого управляющего триггера, второй вход — с выходом первого инвертора регистра и вторыми входами элементов ИЛИ-НЕ всех er"o ячеек памяти,а выход — с входом второго инвертора регистра и вторыми вхоpами вторых групп И первого и второго элементов И-ИЛИ-НЕ всех его ячеек памяти, третьи входы первых групп И первых элементов И-ИЛИ-НЕ которых соединены с входом первого инвертора регистра, и второй управляющий триггер, состоящий из инвертораи элемента И-ИЛИ-НЕ, выход которого соединен ,с входом инвертора второго управляющего триггера, выход которого является управляющим выходом регистра и соединен с первым входом первой группы И элемента И-ИЛИ-НЕ второго управляющего триггера, второй вход которой соединен с выходом второго инвертора регистра и первым входом второй группы И элемента И-ИЛИ-HE второго управляющего триггера, второй вход которой соединен с выходом инвертора первого управляющего триггера °