Преобразователь кода

 

Изобретение относится к вычислительной технике. Его использование в аппаратуре передачи данных позволяет повысить быстродействие преобразователя кода,который содержит элемент 1 задержки и триггеры 2-4. Введение элемента 5 ИСКШОЧАЮиЩЕ ИЛИ и соответствующие соединения обеспечивают выигрыш по быстродействию более чем в два раза. 3 ил. US. 1

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (!9) (11) (51) 4 Н 03 M 5 12

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTGPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4034031/24-24; 4105325/24-24 (22) 07.03.86 (46) 30.12.87.Бюл. ¹ 48 (72) А.Г.Исаев и И.В.Келтуяла (53) 621.391:681.32 (088.8) (56) Электроника, 1982, т.55, № !2, с.76-77.

Патент С!)1А № 4292626, кл. Н 03 К 13/24, опублик. !981.

Авторское свидетельство СССР ,№ 1236615, кл. Н 03 И 5/12, 1984. (54) ПРЕОБРАЗОВАТЕЛЬ КОДА (57) Изобретение относится к вычислительной технике. Его использование в аппаратуре передачи данных позволяет повысить быстродействие преобразователя кода,которьп". содержит элемент 1 задержки и триггеры 2-4. Введение элемента 5 ИСКЛ10ЧАЮЩЕЕ ИЛИ и соответствуюцие соединения обеспечивают выигрыш по быстродействию более чем в два раза. 3 ил.

1363476

1О

20

55

Изобретение относится к вычислительной технике и может быть использовано в аппаратуре передачи данных.

Цель изобретения — повышение быст-. родействия преобразователя.

На фиг.1 и 2 представлен преобразователь кода, примеры исполнения; на фиг.3 — временные диаграммы его работы.

Преобразователь кода содержит элемент 1 задержки, первый — третий триггеры 2-4 и элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 5. На фиг.1 и 2 обозначены вход

6 и первый 7 и второй 8 выходы, Первый 2 и второй 3 триггеры тактируются по противоположным фронтам.

R-вход первого триггера 2 — инверсный.

В преобразователе по фиг.1 первыми входами триггеров 2 и 3 являются их установочные входы, вторыми и третьими входами — соответственно их С-входы и D-входы. В преобразователе по фиг.2 первыми входами этих триггеров также являются их установочные входы (те же, что и на фиг.1), а вторыми и третьими— соответственно З-входы и С-входы.

Первым и вторым входами триггера 4 в обоих преобразователях являются соответственно их Б. — и S-входы.

Преобразователь кода работает следующим образом.

Входные данные (фиг.За 1, содержащие логическую информацию (фиг.Зб), задерживаются элементом 1 задержки по его первому выходу на время, большее половины, но меньшее целого тактового интервала (фиг.Зв). В триггере 2 полученный сигнал тактируется инвертированным входным сигналом и устанавливает по заднему фронту входного сигнала (фиг.3a) на выходе триггера 2 высокий уровень при наличии в задержанном сигнале (фиг,Зв) высокого уровня (фиг.Зг).

В триггере 3 задержанный сигнал (фиг.Зв) тактируется входным сигналом и устайавливает по переднему фронту входного сигнала (фиг.Зв) на инверсном выходе триггера 3 высокий уровень при наличии в задержанном сигнале (фиг.Зв) низкого уровня (фиг.Зд). Триггер 4 устанавливает на своем выходе высокий уровень при наличии высокого уровня на

S-входе и низкий уровень при наличии высокого уровня на R-выходе, и на его выходе возникают данные в коде без возврата к нулю, задержанные относительно входных данных на

1/2 тактового интервала плюс время задержки в триггерах 2 и 4 или 3 и 4 (фиг.Зе).

Элемент 1 задержки в преобразова" теле по фиг.1 задерживает данные на своем втором выходе относительно входных данных на время, меньшее тактового интервала плюс время задерж. ки в двух триггерах и большее времени задержки в двух триггерах.

Элемент ИСКЛ10ЧАЮЩЕЕ ИЛИ 5 суммирует по модулю два сигналы на своих входах, и на его выходе возникают тактовые импульсы (фиг.Зж). Эти импульсы все имеют длительность, равную 1/2 тактового интервала, если задержка данных на втором выходе элемента 1 «адержки составляет 1/2 тактового интервала плюс время задержки в двух триггерах.

Элемент 1 задержки в преобразователе по фиг.2 выбирается таким, .чтобы задержка по его второму выходу была больше, чем 1/2 тактового интервала плюс задержка в двух триггерах минус задержка по первому выходу этого элемента 1 и меньше, чем тактовый интервал плюс задержка в двух триггерах минус задержка по его первому выходу. При этом .в триггере 2 (фиг.2) входные сигналы (фиг.3a) тактируются задержанными данными (фиг.Зв) и устанавливают по переднему фронту задержанных данных на выходе триггера 2 высокий уровень, когда во входных данных высокий уровень (фиг.Зз). В триггере 3 входные данные (фиг.За) тактируются проинвертированными задержанными данными и устанавливают по заднему фронту задержанных данных на, инверсном выходе триггера 3 высокий . уровень при наличии во входных данных низкого уровня (фиг.Зи). Остальные преобразования происходят так же, как в устройстве по фиг.1. Сиг нал на выходе преобразователя по фиг.2 представлен на фиг.Зк.

Для нормальной работы преобразователя по фиг.2 необходимо, чтобы

5-триггер срабатывал по фронту сигнала на С-входе после того, как установилось его состояние по S- или

R-входу. Если данное условие не выполняется для применяемых триггеров, з 13 то этого можно достичь, подключая к С-входам элемент задержки с временем задержки, равным времени открытия по S- или R-входу.

Кроме того, время преобразования, как видно из сравнения диаграмм на фиг.2 з,к у преобразователя по фиг.2 несколько меньше, чем у преобразователя по фиг.1, и зависит от времени задержки по первому выходу элемента

1 задержки.

Преобразователь по фиг.1 более помехоустойчив к сдвигам сигналов на S- u R-входах триггеров 2 и 3 относительно сигналов на С-входах этих триггеров по сравнению с устройством по фиг.2, так как в преобразователе по фиг.1 триггеры 2 и 3 открываются по S- u R-входам примерно за 1/4 тактового интервала до прихода на С-входы следующих переходов уровней сигналов. Поэтому при сдвигах из-за помех сигналов íà S- u

R-входах относительно сигналов на

С-входах до 1/4 тактового интервала происходит правильное преобразование кода.

Преобразователь по фиг.2 характеризуется большим быстродействием так как имеет меньшее время преобразования кода 1/4 тактового интервала плюс задержки в триггерах против 1/2 тактового интервала плюс задержки в триггерах в устройстве по фиг.1. Кроме того, в преобразователе по фиг.2 длительность сигналов на S- u R-входах третьего триггера

6347б 4

4 (наименее быстродействующих его входах) составляет тактовый интервал против 3/4 тактового интервала

5 в устройстве по фиг.1 что превышает максимальное быстродействие преобразователя по фиг.2, при использовании триггеров с низким быстродействием по S- u R-входам.

lG

Формула изобретения

Преобразователь кода, содержащий элемент задержки, первый выход ко)5 торого соединен с первыми входами первого и второго триггеров, второй вход первого триггера является вхо- дом преобразователя, инверсный выход второго триггера соединен с первым входом третьего триггера, прямой выход которого является первым выходом преобразователя, о т л и ч а юшийся тем, что, с целью повышения быстродействия, в него введен элемент ИСКЛЮЧА10ЩЕЕ ИЛИ, второй вход второго триггера и вход элемента задержки объединены и подключены к входу преобразователя, третьи входы первого и второго триггеров объеди30 нены и подключены к первому выходу элемента задержки, второй выход которого соединен с первым входом элемента ИСК1ПОЧАЮЩЕЕ ИЛИ, прямой выход первого триггера соединен с вторым

З5 входом третьего триггера, инверсный выход которого подключен к второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является вторым выходом преобразователя.

Риг. Z

1363476 о I t I I u I т

Составитель О; Ревинский

Редактор А.Огар Техред Л.Сердюкова Корректор М.Максимишинец

Заказ 6380/54 Тираж 900 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул. Проектная, 4