Преобразователь кодов

 

Изобретение относится к вычислительной технике и может быть использовано в автоматических устройст . вах преобразования информации. Изобретение обеспечивает предварительное определение формата преобразуемого кода, за счет чего повышается быстродействие преобразователя. Преобразователь кодов содержит генератор 1 импульсов, три счетчика 2,3 и 15 импульсов, компаратор 4, четыре элемента И 5,6,9 и 10, два регистра 7 и 12, блок 8 управления , дешифратор 11 и два блока 13 и 14 памяти. Блок 8 управления содержит регистр и блок . памяти. 1 з.п. ф-лы, 3 ил., 1 табл. (Л САЭ 05 СО 4 00 о Фиг. Г

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

А1

09) (11) (51) 4 Н 03 M 7/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР .

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4062129/24-24 (22) 29.04.86 (46) 30.12.87. Бюл. 9 48 (72) А.А.Самчинский и Р.Т.Смук (53) 681.3.05 (088.8) (56) Заявка Великобритании 11 - 1372217, кл. Н 03 К 13/24, опублик. 1974.

Авторское свидетельство СССР

Р 1078613, кл, Н 03 M 7/02, 1982. (54) ПРЕОБРАЗОВАТЕЛЬ КОДОВ (57) Изобретение относится к вычислительной технике и может быть использовано в автоматических устройствах преобразования информации. Изобретение обеспечивает предварительное определение формата преобразуемого кода, за счет чего повышается быстродействие преобразователя. Преобразователь кодов содержит генератор 1 импульсов, три счетчика 2,3 и 15 импульсов, компаратор 4, четыре элемента И 5,6,9 и 10, два регистра 7 и 12, блок 8 управления, дешифратор ll и два блока

l3 и 14 памяти. Блок 8 управления содержит регистр и блок памяти. 1 з.п. ф-лы, 3 ил., 1 табл.

1363480

Изобретение относится к вычислительной технике и может быть использовано в автоматических устройствах преобразования информации.

Цель изобретения — повышение быстродействия преобразователя.

На фиг.1 представлена функциональная блок-схема преобразователя кодов; на фиг.2 — блок-схема блока управления; на фиг,3 — граф-алгоритм блока управления.

Преобразователь кодов содержит генератор 1 импульсов, первый 2 и второй 3 счетчики импульсов, компаратор 4, первый 5 и второй 6 элементы И, первый регистр 7, блок 8 управленйя, третий 9 и четвертый 10 элементы И, дешифратор 1-1, второй регистр 12, первый 13 и второй 14 блоки памяти и третий счетчик 15 импульсов. На фиг.I обозначены вход 16 и выход 17 преобразователя.

Блок 8 управления содержит регистр

18 и блок 19 памяти, выполненный на

ПЗУ.

Блок 8 управления работает в синхронном режиме от тактовых импульсов с генератора 1, т.е. переход от вершины к вершине граф-алгоритма происходит при наличии необходимого условия и импульса от генератора 1.

Граф-алгоритм работы блока управления 8 (фиг.2) состоит из четырех вершин. Обозначения сигналов,в графалгоритме: "Равно" сигнал с третьего выхода компаратора 4; "Равно отсутствие сигнала на третьем выходе компаратора 4; "ДС" — сигнал на выходе дешифратора 11; "ДС" — отсутствие сигнала на выходе дешифратора

111 "Разр.6" — сигнал к элементу 10 от блока 8; ЗПСТ2, СТЗ" — сигнал к счетчикам 2,3 от блока 8;"СБР СТ 15— сигнал к счетчику 15 от блока 8; — сигнал на информационном выходе регистра 12; "Q„" — отсутствие сигнала на информационном выходе регистра 12; "Разр.сдв.РГ12" — сигнал к элементу 9 от блока 8, Преобразователь кодов работает следующим образом.

До начала работы счетчики 15, 2, 3 и регистр 12 устанавливаются в нуль (входы установки в нуль не показаны). При отсутствии на входе 16 преобразуемого кода на первом и втором выходах компаратора 4 устанавливают50

5

45 ся сигналы уровня логического нуля, а на третьем выходе — сйгнал логической единицы, который поступит на вход синхронизации регистра 7 памяти, при этом в регистр 7 записываются нулевые сигналы со счетчика 3, которые установятся и на выходе 17.

Код, подлежащий преобразованию, поступает по входу 16 на входы компаратора 4. При этом если преобразуемый код не нулевой, на первом выходе компаратора 4 устанавливается сигнал уровня логической единицы, а на остальных выходах компаратора 4-сигналы уровня логического нуля.

Далее определяется форма кода, поступившего на вход 16. Этот код может быть и-й разрядности. Разряды кода, поступающие по шинам с i-й по п-ю, являются старшими разрядами, остальные разряды — младшими. Старшие разряды определяют основное время, затрачиваемое на преобразование кодов. Итак, если формат поступившего кода не включает старших разрядов, дешифратор 11 выдает в блок 8 сигнал логического нуля. По граф-алгоритму, по условию "ДС" и "Равно" блок 8 переходит из вершины 1 в вершину 2, где вырабатывает сигнал "Разр.G который открывает элемент И 10 ° Так как сигнал логической единицы присутствует на первом выходе компаратора 4, то открывается элемент И 5.

Импульсы от генератора 1, через элементы И 10 и 5 поступают на первые входы счетчиков 2 и 3. При достижении счетчиком 2 числа, равного поступившему преобразуемому коду, на третьем выходе компаратора 4 устанавливается сигнал уровня логической единицы, а на первом выходе — сигнал уровня логического нуля, который запрещает дальнейшее прохождение импульсов через элемент И 5 на счетчики 2 и 3.

Блок 8 возвращается в вершину 1, так как появился сигнал "Равно". На выходах счетчика устанавливается поданное по входу 16 число в новом преобразованном коде, которое с выходов счетчика по сигналу уровня логической единицы с третьего выхода компаратора 4 переписывается в регистр 7, на выходах которого и выходе 17 устанавливается значение преобразованного сигнала в новом коде.

При смене на входе 16 кода, подлежащего преобразованию, на значение, 1363480 меньшее предшествующему (предшест= вующее значение кода не включает старшие разряды), на втором выходе компаратора 4 устанавли5 вается сигнал уровня логической единицы, а иа остальных выходах — сигналы уровня логического нуля.

Блок 8 переходит в вершину 2 и разрешает прохождение импульсов от генератора 1 через элемент И 10.

Сигнал. уровня логической единицы с второго входа компаратора 4 разрешает прохождение импульсов через элемент И 6 на вторые входы счетчиков 2. 15

Содержимое счетчиков 2 начинает уменьшаться, а при достижении счетчиком

2 состояния, равного значению кода на входе 16, на втором выходе компаратора 4 устанавливается сигнал уров- 20 ня логического нуля; прохождение импульсов от генератора 1 через элемент

И 6 прекращается. На третьем выходе компаратора 4 устанавливается сигнал уровня логической единицы (сигнал 25

Адрес Содержимо е

Блок

Dtt «Dtt, D и-2. «Оo

A„« ° o ° «At «Ао

1 0 0 ... О

О 1 О ...О

О... 00

О... 01

О... 10

О О 1 ...О

Эквивалент кода 100...0

Эквивалент кода 010...0

О... 00

О... 01

Эквивалент кода 001...0

О... 10

П р и м е ч а н и е ° Эквивалент — значение нового кода. содержимое блоков 13 и 14 записыва ется соответственно в счетчики 2 и

3, и сигнал "СБР CT15" по которому сбрасывается в нуль содержимое счетчика 15. По следующему импульсу от генератора 1 блок 8 переходит из вершины 4 в вершину 2, где выдается

II tt

55 сигнал Разр.G, открывающий элемент

И 10. Далее преобразователь работает аналогично описанному случаю, когда .преобразующий код больше содержимого счетчика 2.

Появление сигнала "Q„" на выходе регистра 12 означает, что на выходе счетчика 15 находится адрес, по которому из блока 13 выбирается код,,содержащий логическую единицу только в одном разряде (логическая единица указывает на верхнюю границу преобразуемого кода), а из блока 14 выбирается его эквивалент в новом коде. По условию "Q " и импульсу от генератора 1 блок 8 переходит .из вершины 3 в вершину 4« где вырабатывает сигнал "ЗПСТ2, СТЗ",по которому

"Равно" ), который переводит блок 8 в вершину 1 и перезаписывает состояние счетчика в новом, преобразованном, коде в регистр 7.

Если по входу 16 поступил код, включающий старшие разряды, то срабатывает дешифратор 1.1 и на его выходе появляется сигнал "gC". Параллельно старшие разряды записываются в регистр 12. Блок 8 по условию "ДС" и

"Равно" и "Qtt" переходит в вершину 3 и сигналом "Palp.сдв.РГ12" открывает элемент И 9, через который начинают проходить импульсы с генератора 1 на тактовые входы регистра 12 и счетчика 15. Информация в регистре сдвигается в сторону более старших разрядов до тех пор, пока на информационном выходе регистра 12 не появится сигнал "Qt,". Содержимое счетчика 15 является адресом для блоков 13 и 14 памяти. Частично содержимое блоков

13 и 14 приведено. в таблице.

13б3480

Возможен случай когда поступивший код по формату равен предыдущему.

При этом, блок 8 .по условию "ДС" и

11 I1 II 11

Равно и Q I, переходит и з вершины

1 в вершину 4 . Далее преобразователь работает аналогично описанному .

Формула изобретения

1.Преобразователь кодов, содержащий генератор импульсов, первый и второй счетчики импульсов, выходы первого счетчика импульсов соединены с одноименными первыми входами компаратора, вторые входы которого являются входами преобразователя, первый и второй выходы компаратора соединены с первыми входами соответственно первого и второго элементов И, вторые входы которых объединены, выходы первого и второго элементов И соединены соответственно с суммирующими и вычитающими входами первого и второго счетчиков импульсов, выходы второго счетчика ипульсов соединены с одноименными информационными входами первого регистра, выходы которого являются выходами преобразователя, третий выход компаратора соединен с синхровходом первого регистра, отличающийся тем, что, с целью повышения быстродействия преобразователя, в него введены блок управления, третий и четвертый элементы И, дешифратор, второй регистр, блоки памяти, третий счетчик импульсов, выходы которого соединены с одноименными информационными входами первого и второго блоков паГ мяти, выход дешифратора соединен с первым входом блока управле.ния, первый выход которого соединен с входом обнуления третьего счетчика импульсов, выход второго регистра соединен с вторым входом блока управления, второй выход которого соединен с управляющими входами первого и

10 второго счетчиков импульсов, выход генератора импульсов соединен с первыми входами третьего и четвертого элементов И и с третьим входом блока управления, третий выход которого соединен с вторым входом третьего элемента И, выход которого соединен с синхровходами второго регистра и третьего счетчика импульсов, четвертый выход блока управления соединен с вторым вхоДом четвертого элемента

И, выход которого подключен к второму входу первого элемента И, четвертый вход блока управления подключен к третьему выходу компаратора, ин25 формационные входы второго регистра и входы дешифратора подключены к соответствующим входам преобразователя.

2. Преобразователь по п. 1, о тл и ч а ю шийся тем, что блок управления содержит регистр и блок памяти, первые выходы которого соединены с соответствующими первыми ,входами регистра, выходы которого соединены с соответствующими адресными входами блока памяти, вторые выходы которого являются выходами блока управления, вторые входы регистра являются входами блока управ40

1363480

8Р.Ю

Ра3но

cbp сто

Составитель Б.Ходов

Техред Л.Сердюкова

Корректор М. Мак симишинец

Редактор А.Огар

Заказ 6380/54

Тираж 900 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35> Раушская наб., д. 4l5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4