Устройство для программируемой задержки информации

 

Изобретение относится к вычислительной технике и позволяет осуществлять задержку медленно изменяющейся информации на К тактов. Цель изобретения - упрощение устройства за счет уменьшения емкости блоков памяти. Устройство содержит элемент И 1, первый триггер 3, второй триггер 4, выделяющий циклы записи и считывания по К тактов для попеременного приема и считывания информации в блоки памяти 12, 14 или 13, 15, мультивибраторы 5 и 6, вырабатывающие сигналы выборки для блоков памяти, счетчики 9 и 10, формирующие адреса для блоков памяти 12, 14 и 13, 15 соответственно, входной регистр 16 и блок 17 сравнения, выявляющие такты изменения входной информации, триггер 18 и элемент И 19 сбрасывающие в ноль на таких тактах и в начале циклов записи, счетчик 20, от.меряющий интервалы времени At между соседними изменениями входной информаци, триггер 23 и элемент ИЛИ 24, формирующие сигнал а-обновления адреса записи входной информации при ее изменении , в начале циклов записи и при переполнении счетчика 20, блоки 12 и 13 памяти для записи, хранения и считывания задерживаемой информации по сформированным адресам , блоки 14 и 15 памяти для записи, хране- }1ия и считывания кодов л1, счетчик 21, триггер 22 и элемент И 26. которые принимают коды из блоков памяти, отсчитывают интервалы времени и формируют сигнал -обновления адреса считывания информации в конце интервалов л t, ко.ммутатор 25 и эле.менты И 7 и 8, разрешающие обновление адресов блоков памяти сигналом а на циклах записи и сигналом р на циклах считывания. 1 ил. с (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

151) 4 6 06 F 1/04

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

llO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4147443/24-24 (22) 12.! 1.86 (46) 15.03.88. Вюл. № 10 (72) В. Н. Лацин, E Л. Полин, А. В. Дрозд, О. П. Гусева и Ю. P. Жердев (53) 681.327(088.8) (56) Электроника, 1982, № 13, с. 67.

Электроника, 1983, № 7, с. 62. (54) У(ТРОЛСТВО ДЛЯ ПРОГРАММ11РУЕМОЙ ЗАДЕРЖКИ ИНФОРМАЦИИ (57) Изобретение относится к вычислительной технике и позволяет осуществлять задержку медленно изменяющейся информации на К тактов. Цель изобретения упрощение устройства за счет уменьшения емкости блоков памяти. Устройство содержит элемент И 1, первый тгиггер 3, второй триггер 4, выделяющий циклы записи и считывания по К тактов для попеременного приема и считывания информации в блоки памяти 12, 14 или 13, 15, мультивибраторы 5 и 6, вырабатывающие сигналы выборки для блоков памяти, счетчики 9 и 10, формирующие адреса для блоков памяти 12, 14

„„SU„„1381468 А1 и 13, 15 соответственно, входной регистр 16 и блок 17 сравнения, выявляющие такты изменения входной информации, триггер 18 и элемент И 19 сбрасывающие в ноль на таких тактах и в начале циклов записи, счетчик 20, отмеряющий интервалы времени Л! между соседними изменениями входной информаци, триггер 23 и элемент ИЛИ 24, формирующие сигнал а-обновления адреса записи входной информации при ее изменении, в начале циклов записи и при переполнении счетчика 20, блоки 12 и 13 памяти для записи, хранения и считывания задерживаемой информации по сформированным адресам, блоки 14 и 15 памяти для записи, хранения и считывания кодов а!, счетчик 21, триггер 22 и элемент И 26, которые принимают ко ды из блоков памяти, отсчитывают интервалы времени и формируют сигнал .Ь-обновления адреса считывания информации в конце интерва 108 ь t, коммутатор 25 и элементы И

7 и 8, разрешающие обновление адресов блоков памяти сигналом а на циклах записи и сигналом Р на циклах считывания. 1 ил.

1;581468 (. .«6(>(Гс flkft относизся к вычислительх((икс и мож T быпгь использовано в к(>чс«(< . ифровой задержки для медленно и зме!IHK)lilt. ися информации в измерительной

>< 1>I l k!, Л и 1 Е f f> 13 O H Т X JE kf h P ! .,1! f!:<<>6()P Гс ния Л !(ро(ц(HH(у(трОй, (н;1 <;> ((с I л м«ныли иия емкости блоков

< t I)<)kjëно р;<бот«ет с.(едуницим образом.

I (<1 I< ><)., 7 сб(>ос

i М !1(. >: с., < Ilif !5 I l! Bi! K) III El H !Ес рвь(И 3 И BT()

p<>kt 4 (р(! ((>ь! «ил,lpB ((, E.lk(òpëf fíêòkf

fl() >3 х< Ел 28 устройства. Счет IHK 2 цод

1< Й< !и«см <;<ихрс)им(!Зльсои ((.Г1(, постуцак>(((ИХ II«, <, IÙEIEI В. О.З С СИНХРОВХОДа

О С . II Ь!!3;И Т (< Т(31,! (>B !!, Ъ 1<. НЬШИ В ЗН <3 (С нис <.;! !Зыхо 1(,ео нуля, вырабатывает сигнал

;«МВ и < ()t lit. чив;>ет чер(.3 элемент и 1 ГЕОИг ),)Jlf!и 1 рием K<);Iа К. Таки;1 Образом. Иа

fan!>l><> и t четчика формир.< тся IEEIK.IHчески и,< (»н 11(;>я я ll<)< ë< дои;(т(,1>,ff()(Tb значеf!,и I(, h, (,, 2), 30

40 (111(>;3.1:! t Ма 1(о 1 VII<3((также Hd CHHXp<>н хо fbi II(,>!3< >(>,5 i< !<торо ГО 4 Tp Hl Г(.poB, Hd и иформ,! I! H»!!Ib и IIIIII<) !I<) ll, .t : .p()BPJII логичеt KOé с;lff- 45

»и(1;„ I 1<>i I«; fit рвол(л сигналу заема

Т (>!(!, < 1> 5 t I >11;1(<. 11 I < (>,5 t EP(>я< и нас T вь(ходной

;> и р I . :, (<.Г! Иом < ост >ниии 10 появле.. E !I ; t I < о(1>о(>л>,i.ikf(, Hd÷ibl<1 ржH;3!>t м >:<хо (ой информации. Второй

Ipk .l l t р (, ии!!е(>сиыи !Зхо,1 выход кото()о! t > (<)t,I J! I(ll (1ОР л(;! II ki()IIHbl M в хО сом, j),! >(> I:I(T к;! > Г I j .1 1ейсTBHPM (иГи;>,(о(з;ли л(,<, (1<; иан)и(их на его <. инхро> (1:>.<, < > ;!(,< !> < Il(>)I(!()I<) kl I!JIB(. )< НОГ

< >,;< l> !! l l < . I I !(<>с 1,1!<11<> Г El<3 Bii(),1Ы 3;l

II,! и I 31.

1I. >ер Геж<> и Зобра кена структурная схеМ а 1! Р(.1.1<3 Г<3(МОГО Л (T j)OIJ(Тна., ст(>ойс((зо со,(ержит первый э. (ел<ент !О

lI 1. 1(ервыи счетчик 2 тактов, первый 3 и

BTr>p(> 3 4 >риггеры, ис р(зый 5 и второй 6

M(,!ь!ивибраторы, Езто()ой 7 и третий 8 элел(сн(и 11, Il(рвый,f и второй If) счетчики адреса, выхо.(иой регилр 11, первый 12, второй 1;5, (рс: ий 4 и чс Г(зс ртый 5 блоки памяти, E3x();EfI<>j1 р< Гистр !6, блок 7 с равнения, < сги:I Ill!(Гt p (. <стBt ртый элемеHT И 19, !

IT<>p<>jj "!) и трс гий 21 счетчики тактов, чет1<с ртый 22 и пятый 23 триперы. элемент ! 1, I I! 24, кол(мЗ (;! Гор 25, пятый элемент 20 (! 2t! (<хо 1 ),,6,><)P<3 устройства, е>хОГЕ 28 .I, >1!1<»:>, >» з,(.lt p)KKH ус Гройства, сии (>Он хо 1 ),< л < I ()Ои((ез<3, информ а ILHoflньlff н:<»,,<> ул(или,> и выход 3! устройt B (3

1(ись — чтение» соответственно второго 13, четвертого 15, первого 12 и третьего 14 блоков памяти, обеспечивая единичным значением режим записи, а нулевым значением— режим считывания информации ноеееремен»о для первого 12, третьего 14, второго 13 и четвертого 15 блоков памяти. Таким об(>а.ЗОм, второй триггер выделяет циклы за-! (иси и считывания для блоков 12 — 15 памяти. (.И поступают на вход Г(ервого мультинибратора 5, а с его выхода на вход второf О мультивибратора 6, который вырабатываег в каждом такте работы устройства импульсы выборки, поступающие на входы выборки первого 12, второго 13, третьего 14 и четвертого !5 блоков намяти.

Входная последовательность кодов 1 (иктуцает через информационный вход 30 лстройстсза на информационные входы первогo 12 и второго 13 блоков памяти и no(IepeMeHHo (EpHEEk3MdeTckE на циклах записи в первый 12 или второй 13 блок памяти. Выходы бги)ков 2 и !3 памяти объединены и на циклах caHTblBdfkk

11 последовательность кодов поступает на выход 31 устройства.

Лдреса записи и считывания информаи Еи в первый 12 и второй 14, а также третий !

3 и четвертый 15 блоки памяти формируют соответственно первый 9 и второй 10 счетчики адреса. В начале каждого цикла записи и считывания первый 9 и второ" 10 счетчики адреса обнуляются сигналом с выхода первого элемента И1. Обновлением значений адреса Hа выходах первого 9 и второго

10 счетчика адреса управляют посредством второго 7 и третьего 8 элементов И и коммутатора 25 соответственно при записи информации блоки 16 — 20, 23 и 24, а при считывании информации блоки 21, 22 и 26.

На информационный вход и синхровход входного регистра 16 1!Остунают соответственио входная последовательность кодов и

СИ. IlpH этом входной регистр 16 задержив;>ет входнунэ последова Гельность кодов I на

Один такт. Входная и задержанная на один такт последовательности кодов постуиают д,I.IPP Hа входы блока 17 сравнения, который выполняет норазря 11!ot сравнение кодов и вырабатывает нулевое значение при полном совпадении и единичное значение— в противном случае. Таким образом, блок 17 сравнения единичным значением определяют такты изменения входной информации. Врем(нные интервалы Л! между двумя соседними изменециями входной информации измеря>от(я в так1ах счетчиком 20, который для aT(>I <) устанавливается в нулевое состояние

1 )81468 з по Входу сброса в начале каждого измен«ния входной информации и далее увеличивает свое значение с приходом на синxpoBxoд

СИ. Для установки счетчика 20 В нулеВое состояние сигнал изменения инф<>рмации с выхода блока 17 сравнения ступает на информационный вход тр«тьего триггера 18, который под действием синхроимпульсов, подаваемых на его синхровход, задерживает этот сигнал на половину такта. Временные интервалы 1(также начинают отсчитываться сначала при переключ«нии режима записи от одних блоков памяти к другим. Для соответствующего обнуления счетчика 20 в начале каждого цикла записи третий триггер 18 Ilo входу установки переводится в единичное значение сигналом с выхода первого элемента и l. С выхода третьего триггера 18 единичный си(нал поступает на второй вход четвертого элемента И 19, разрешая отдельным СИ переходить через первый вход элемента и 19 на его выход и далее на вход сброса счетчика

20 для его обнуления.

Код временного интервала Л1 с выхода счетчика 20 поступает на информационны« входы третьего )4 и четвертого 15 блоков памяти для записи одновременно с приемом входной информации в блоки 12 и !4 памяти.

Сигнал с выхода заема счетчика 20 поступает на информационный вход пятого триггера 23, на котором под действи«м СИ, подаваемых на его синхровход, задерживается на половину такта. Задержанный сигнал объединяется по ИЛИ с сигналом изменения информации, доп()лняя его «диничными значениями при пер«полнении счетчика 20. Объединение сигналов выполняется на элементе ИЛИ 24, с выхода которого снимается сигнал а, принимак>гций единичное значение в тактах обнов.-ения адресов записи входной информации.

Счетчик служит для отсчета интервалов

3>t при считывании информации из блоков памяти. Выходы блоков 14 и 15 памяти объединены и на циклах считывания с выхода соответствующего третьего 14 или четв(. ртого 15 блока памяти коды At поступают на информационный вход счетчика 21. На вычитающий вход счетчика 21 поступак>т СИ, уменьшающие значение на его выходе до нуля. Прием очередного кода Л1 в сч«тчик 21 осуществляется при дь тиж«нии нулевого значения и выработки сигнала н3 выходе заема. Этот сигнал принимается в четвертый триггер 22 через информационный

Вход по СИ и единичным значениям с инверсного выхода триггера 22 разрешает прохождение Отдельных импульсов с выхода второго мультивибратора 6 через пятый элемент И 26 на вход приема счетчика 21

Прием первого интервала At в счетчик 21 осуществляется путем установки четвертого три(гера 2 в нулевое состояние, à efo инверсного Выхода в единичное значени«

I IO ВХОду «61)0(3 (. И ГН 11. I О М С 13 Ы Х Од а I l 1. p HO I (r элемента И 1. При этом «инв«p«k«>!n Выхода четвертого триггера 22 снима«г«я (Hl нал р, принимаю(ций единичное .«!, «íè«В тактах обновления адр(«ОВ считыза) ия Выходной информ;)ции из блоков памяти.

Сигнал а с выхода элемента ИЛИ 24 и сигнал 1) с инв«рсного выхода четвертого триггера 22 по«тупак)т соотв«тств«1(н(HB первый и второй информационный входы

10 коммутаTîра 25. На упр3вляющий вход hоммутатора 25 поступает сигнал с инвер k!o! o

Выхода второго триггера 4. Под д«иствн«л1 этого сигнала коммутатор 25 тра нсл пру«1 сигна Ibl с первого и второго информационHbIx входов ссн) гветствеHHo на первый и второй Выходы в нечетных циклах с чета счетчика 2 и на второй и первый вы: о(ы в четных циклах. С первого и второ(О Выходов коммутатора 25 сигналы поступак)т на вторые Вхо.fû с<)ответственно в гор< го 7 и

20 трс тьего 8 эл«лц нтов И, разр«шая прохождение СИ через их первые BxoJы н;1 Выходы и да Ie«на счетные входы первого,) и В горого

l0 сч«тчиков à.fpåñà. При этом общ)вл«ни« адресов на Bbkxo. Hx первого 9 и Вг<)p<)ãо 10 счетчиков адре«3 происходит !.O.f управл«нием сигнала а на цик.)3x запи«и н iи(н;.1,1 — на циклах считываия

Таким образом, вх(r,(HàH инф<>pM(цнH записывается в блоки памяти по новому;(д3р р«су не в каждом такте, а один раз Н3 к;(ж— дом интервале )t, требуя для BTO! (, «г<)лько ячеек HàMÿTH, сколько раз укладk>!13;Ik(>T(я интервалы A.t в величине h,:з((д«ржк)1 1илн на ячейку память больше1.

Форз<«.(а а::н>6>р(т«ни (Устройство ъ<я програмл(ирл«мой держки информации, «одер)к.)п)«(пс рвый элемент И, первый счетчик тактов, п«рвый

4О и второй триггеры, первый и второй мультивибраторы, первый и второй блоки памяти, элемент ИЛ11 и выходной р«гисгр, прич(м вход первого мультивпбратора и k)I INHT;IK)(ций f3xo3, 11(PBok «ч(THHh3 ются cHHxpoBxoJoM устройства, информаЦИОННЫИ ВХОД ПЕРВОГО «×«òHHhà таКтОВ ЯВ

ЛяЕтея ВХОДОМ дЛ Ит«Л ЬНОС ГИ З l;f«prhh П ), C I ройства, Вхо. 1 разр«цц ния запи«и fl(pk)i)l () счетчика тактов соединен с вы. Одол(II«ðl)() О

< элемента И, выход 33«ма первого l<. г (ll „( тактов соединен с п«рвы vl Входом Ilk pk3(>l о элемента И и синхровходом п«рво(О гри>1(",>,(, вход сброса когорого, вход «бро«3 вl<>p<>l« триггера и второй вхо.f Обь«)HH«III! н явля ются входом «бро«3 устройства, ннв р« ный выход второго тригг«ра (()«TH!I(kl (!

55 информациоцныл(Вхо.(>м l(Вхо. (о)1 З,) г(и1ь-чтение» неpHOIO 6.)ока памя)н, 1>(м )й

ВЫ ХО. 1 ВТОРОГО !Pill Г «Р3 Л О«TI(H(H «! ЛО.(О 1

«Запись-чг«ни«» Второго бл<>к; <1;)л(>l, ll, 138l468 (оет;(ни«.kk (3 Ртднк<>н ! <;(к<о;> Д. Ренин Т< «род !1 И(р(е Корректор (:

3, „«К(,3-(,! Гирнн ()4 1 1 <>;< tt H <. H <>(!

3(I (I I!111! ((>е)днре) неHH(>k (> ломи;е(t (.« . .1- (H .>(.<н>< и н>бретений tt откр» ий

I I:3I3:Á, Мо(лн(>, Ж .Б. Р,>1 и<елин н,>Г)., д 4 5

I I(H»t (но» гнеk<-ио и(>нн л(н ор(.н>рии > и(, <,Ужгород, уд (IðîåêòíHH, 4

fB<>,"о мультивибратора соединен с

f3 >(>, f<> >1 I l () !)(>(О ч у,ты и в и бра тора, выход коI(>!><>I <> «>(Ill(!< lI с входами выборки nepI3<)l() и втор<>г<) олоков памяти, инфор I;IIIII(>fIIii>i<. в оды которых поразрядно с )С.l>IIICII! И ЯВЛЯЮТСЯ ИНфОРМаЦИОННЫМИ . «>,1;>ми устроиства, выходы первого и второго блоков памяти соединены поразрядно и 1(одключены к информационным входам выходного регистра, синхровход которого . ое !инеи с (Зы ходом второго мультивибратора, вход сброса выходного регистра соединен с выходом первого триггера, выход ны. одного pe(èñòðà является информацион1(ым выходом устройства, отличающееся тем, ll(). с цельк) прощения устройства, в него введены второй, третий, четвертый и пятый элементы И, первый и второй счетчики ад(ц (1, вт<>рой и третий счетчики тактов, тре(ий, четвертыи и l!HTI>IH триггеры, третий и четвертый 6.и>ки памяти, входной регистр, блок <.!);If>ff< IIII>I и коммутатор, причем первые входы вгорого, третьего и четвертого элеме>3 гов И, синхровходы третьего, четвертоп> и пятого триггеров, синхровход входlIo1o регистра, счетный вход второго и вычитак>щий !

II< рво(о .).I< меffr;I И соединен с входом уста-!

I< l3h;lI тр(1 ь(I о григгера, входом сброса четке> (ого 11> и ггер(1, (>ходами сброса первого нгорог<> (четник()в а.(реса, счетные входы

king>1 >рык « >(динены соответственно с выхода >и второго и третьегo элементов И, выхо-!

ы fl(рвого и вт()рого счетчиков адреса (ое Ii!f1(ны с i>61>(диненными между собой ,t.ö>< oными 1>хо,(()ми первого и третьего

6,1()кои памяти и ()áьединенными между со6(>и I. ц>е< ными их<>дами второго и четвер1(»« 6,1()f of3 памяти соответственно, инфорiIB!II«>I ><ыс 1<к<> fl>I 1<ходногo регистра и Входы первой группы блока сравнения соединены с информационными входами устройства, выходы входного регистра соединены с входами второй группы блока сравнения, выход которого соединен с первым входом элемента ИЛИ и информационным входом третьего триггера, выход которого соединен с вторым входом четвертого элемента И, выход которого соединен с входом сброса второго счетчика тактов, выход которого

1О соединен с объединенными между собой информационными входами третьего и четвертого блоков памяти, входы «Записьчтение» и выборки которых соединены с соответствующими входами первого и второго блоков памяти соответственно, выходы

15 третьего и четвертого блоков памяти соединены поразрядно и подключены к информационным входам третьего счетчика тактов, вход разре(т(ения записи которого соединен с выходом пятого элемента И, выход заема третьего счетчика тактов объединен с информационным входом четвертого триггера, инверсный выход которого соединен с первым входом пятого элемента И, второй вход которого соединен с выходом второго мультивибратора, выход заема второго счетчика

i5 тактов соединен с информационным входом пятого триггера, выход которого соединен с вторым входом элемента ИЛИ, выход которого соединен с первым информационным входом коммутатора, второй информационный вход которого соединен с инверсным входом четвертого триггера, управляющий вход коммутатора соединен с инверсным выходом второго триггера, синхровход которого соединен с выходом заема первого счетчика тактов, первый и второй выходы коммутатора соединены соответственно с вторым входами второго и третьего элементов И.