Устройство микропрограммного управления

 

Изобретение относится к вычислительной технике и может быть применено в центральных процессорах в качестве управляющего блока. Цель изобретения - сокращение объема блока памяти микрокоманд. Устройство содержит регистр 1 адреса, блок 2 памяти микрокоманд, блок 3 памяти кодов логических условий, коммутаторы 4 и 5, регистр 6 микрокоманд, блок 7 коммутации, дешифраторы 8, 9, 10 и 11, элемент И-НЕ 12, элементы И 13 и 14, группы 15 и 1Ь элементов И, элементы ИЛИ 17 и 18, триггеры 19 и 20. Введение блока 3 памяти кодов логических условий и коммутатора 5 приводит к достижению цели. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„„Я0„„1381505 А 1 (51)4 G 06 F 9 22

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОсудАРстВенный нОмитет сссР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4100263/24-24 (22) 04.08 ° 86 (46) 15.03.88.Бкл. М 10 (72) Ю.М.Пшеницын (53) 681.3 (088.8) (56) Авторское свидетельство СССР

II 1263761 кл. 6 06 Р 9/22, 1985.

Блок микропрограммного управления. Техническое описание ЩК.

1.700.026. (54) УСТРОЙСТВО МИКРОПРОГРАММНОГО

УПРАИ1ЕНИЯ (57) Изобретение относится к вычислительной технике и может быть применено в центральных процессорах в качестве управляющего блока. Цель изобретения — сокращение объема блока памяти микрокоманд. Устройство содержит регистр 1 адреса, блок 2 памяти микрокоманд, блок 3 памяти кодов логических условий, коммутаторы 4 и 5, регистр 6 микрокоманд, блок 7 коммутации, дешифраторы 8, 9, 10 и ll, элемент И-HE 12, элементы И 13 и 14, группы 15 и 16 элементов И, элементы ИЛИ 17 и 18, триггеры 19 и 20. Введение блока 3 памяти кодов логических условий и коммутатора 5 приводит к достижению цели.

2 ил.

138 1505

Устройство относится к вычислительной технике и может быть применено в центральных процессорах в качестве управляющего блока.

Цель изобретения — сокращение объема блока памяти микрокоманд.

На фиг.l представлена структурная схема устройства микропрограммного управления; на фиг ° 2 — блок-схема алгоритма работы устройства.

Устройство микропрограммного управления (фиг.!) содержит регистр 1 адреса, блок 2 памяти микрокоманд, блок 3 памяти кодов логических условий, первый 4 и второй 5 коммутаторы, регистр b микрокоманд, блок 7 коммутации, четвертый дешифратор 8, первый 9, второй 10 и третий 11 дешифраторы, элемент И-НЕ 12, первый 20

13 и второй 14 элементы И, первая

15 и вторая 1Ь группы элементов И, первый 17 и второй 18 элементы ИЛИ, первый 19 и второй 20 триггеры,входы 21-23 синхронизации устройства, 25 входы первой 24 и второй 25 групп условий.

Цель изобретения достигается за счет частичного использования в качестве кодов полей логических ус- 39 ловий значений адресов групп микрокоманд ветвлений. Воэможность такого использования связана с тем,что группы микрокоманд ветвлений адресупринудительно т ° е ° в текущеи 35 микрокоманде содержится немодифицированный адрес группы микрокоманд ветвлений. Поэтому можно разместить группы микрокоманд ветвлений по адресам, равным значению их кодов логи- 40 ческих условий, а в адресующих эти группы микрокомандах изменить соответствующим образом немодифицированную адресную часть. Необходимо отметить, что в блоке памяти микрокоманд 45 всегда можно разместить рядом пару групп микрокоманд ветвлений, либо имеющих одинаковые коды логических условий, либо у одной из них — код логического условия, равный адресу

50 ее местоположения в блоке 2 памяти.

Таким образом, имеется возможность испольэовать одно и то же поле логических условий для двух соседних групп микрокоманд ветвлений.

Устройство работает следукицим образом.

В каждом машинном такте биты немо- дифицируемой адресной части регистра

h микрокоманд, в котором находится текущая микрокоманда, поступают в регистр 1 адреса. По значению и-бита этого регистра происходит чтение группы четырех микрокоманд ветвлений и поля указателя выбора логических условий из блока 2 памяти микрокоманд, а по значению (п-1)-бита регистра адреса происходит чтение полей логических условий из блока 3 памяти кодов логических условий.

В зависимости от значения бита в поле указателя выбора логических условий коммутатор 5 подключает к входам блока 7 коммутации или,выход регистра адреса 1, или выход блока 3 памяти. Выход 0-го бита коммутатора

5 поступает на первый управляющий вход блока 7 коммутации и является идентификатором микрокоманды ветвления °

Выходы О-го бита, а также первой и второй групп коммутатора 5 поступают соответственно на первый управляющий и два информационных входа блока

7 коммутации и являются для него соответственно битом идентификации микрокомаиды ветвления, а также первым, и вторым полями логических условий.

Возможны три варианта расшифровки этих полей в зависимости от значения бита идентификации и бита признака микрокоманды ветвления.

Безусловный переход. Бит признака микрокоманды ветвления равен О, а значение двух битов признака режима проверки логических условий определяют соответственно биты 11 и 12 адреса следующей микрокоманды.

Условный переход с ветвлением на четыре направления. Бит признака микрокоманды ветвления и бит идентификации равны 1, а два бита признака режима проверки логических условий равны О, В этом случае коды полей логических условий через блок коммутации поступают соответственно на первый и второй дешифраторы в качестве условий для формирования битов 11 и

t 2 адреса.

Условный переход с ветвлением на два направления, Бит признака микрокоманды ветвления равен 1, бнт идентификации равен О, а два признака режима проверки логических условий управляют передачей через блок комму, 1381505 тации полей логических условий на дешифр ат оры.

Формул а изобретения

Устройство микропрограммного управления, содержащее регистр адреса, блок памяти микрокоманд, первый коммутатор, регистр микрокоманд, с первого по четвертый дешифраторы, блок коммутации, первый и второй элементы ИЛИ, первый и второй элементы И, первую и вторую группы элементов И, элемент И-НЕ, первый и второй тригге- 15 ры, информационные входы которых соединены соответственно с выходами первого и второго элементов KIH,первый и второй информационные входы третьего дешифратора соединены с вьгходами первого и второго триггеров, выход третьего дешифратора соединен с управляющим входом первого коммутатора, с первого по четвертый информационные входы и выход которого 35 соединены соответственно с выходами полей с первого по четвертый типов микрокоманд блока памяти микрокоманд и с информационным входом регистра микрокоманд, выход поля немодифицируемой части адреса следующей микрокоманды которого соединен с информационным входом регистра адреса, выходы которого соединены с адресными входами блока памяти микрокоманд, выходы первого и второго признаков

35 проверки логических условий регистра микрокома1 д соединены соответственно с первыми входами первого и второго элементов И, а также с информацион- 40 ными входами четвертого дешифратора, с первого по четвертый выходы которого соединены соответственно с первого по четвертый управляющими входами блока коммутации, причем четвер- 45 тый выход четвертого дешифратора соединен с первым входом элемента И-НЕ, выход поля признака микрокоманды ветвления регистра микрокоманд соединен с первым стробирукщим входом блока коммутации и вторым входом элемента

И-НЕ, выход которого соединен с вторыми входами первого и второго элементов И, выходы которых соединены соответственно с первыми входами первого и второго элементов ИЛИ,. с второго по (М+1)-й входы которых (где

М вЂ” количество входов логических условий устройства) соединены с выхсг. дами элементов И первой и второй групп соответственно, первые входы котрых соединены соответственно с входами первой и второй групп логических условий устройства, вторые входы элементов И первой и второй групп соединены срответственно с выходами первого и второго дешифраторов, входы которых соединены соответственно с первым и вторым выходами блока коммутации, с первого по третий входы синхронизации устройства соединены соответственно с входами синхронизации первого и второго триггеров, регистра адреса и регистра микрокоманд, о т л и ч а ю щ е е с я тем, что, с целью сокращения объема блока памяти микрокоманд, оно содержит блок памяти кодов логических условий и второй коммутатор, первые и вторые информационные входы которого соединены с выходами блока памяти кодов логических условий и с выходами регистра адреса, К-1 старших разрядов выхода которого (K-разрядность регистра адреса) соединены с адресными входами блока памяти кодов логических условий, выход поля выбора кода логических условий блока памяти микрокоманд соединен с входом управления второго коммутатора, с первого по третий выходы второго коммутатора соединены соответственно с первым и вторым информационными входами и вторым стробирукщим входом блока коммутации.

1381505

Начало

Hem иглал

Владе рай=1

Еи,ру ли-ьатель радеи -y

Да игр ал яа blade 21 устина nè псдага(19) и отараго (2O) гприггеро6

1(înåö

Составитель А. Афанасьев

Техред Л. Олийнык

КоРРектоР H.Муска

Редактор И.Рыбченко

Заказ 1185/45

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий !

13035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, r. У1кгород, ул.Проектная, 4

В рег никролонанд 7 мьски аьЬо иэ 4 нилрогаиалдс Am

5юка паняти 2 черею лонгц ньитор Ц по значению рею п9)1 и Второго(го) триггера

7 ñ ичюрнаиии о гига адреса 1 иаяеносЬсриЧирооаннои адресной мсти текущей лгигракан ение Ф яикраланонд Ви, казотелр ЙЬра лагичесл ггсладии иь Вл ланятир када логич усладий ию ала паняти g

ыло ы регистра адреса1 аннатируются яа Олад лола лоинутацисг g оннутаиия иол Веп стд гич. усладий на олоды р3ого Щ и дторого,, 9/деиц ротороо д зааисьн. а ,7Нач (1-га ВНЛада Ланнцяаpg уи Оит71 7, У.рег нигр г

ыЮды 5юка памяти 9 он, улщруютс.а к7 длод алака лоннитатаци л