Устройство для исправления ошибок

 

Изобретение относится к вычислительной технике и является усовершенствованием устройства по авторскому свидетельству № 1287296. Его использование в системах передачи информации позволяет повысить достоверность работы устройства. Устройство для исправления ошибок содержит приемный и буферные регистры 1 и 5-7, блок 2 суммирования, блок 3 деления, блок 4 декодирования , генераторы 8 и 9 псевдослучайной последовательности и блок 11 пробного исправления ошибок. Благодаря введению буферного регистра 12, блока 13 сравнения , триггера 14, ключей 15-17 и ячеек 18 и 19 памяти обеспечивается обнаружение тех ошибок, которые, являясь исправимыми в одном из циклов пробного исправления, могли быть замаскированы случайной ошибкой в каком-либо предшествующем цикле так, что в нужном цикле принятая ошибка (исправимая в принципе) не будет обнаружена. 1 ил. S (Л

союз советских социАлистичесних

РеспуБлин 511 4 Н 03 М 13 02

ОПИСАНИЕ ИЗОБРЕТЕНИЙ ", Ц

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) 1287296 (21) 4122043/24-24 (22) 11.07.86 (46) 07.04.88. Бюл. № 13 (72) Г. Н. Устинов (53) 621.391.15:681.325 (088.8) (56) Авторское свидетельство СССР № 1287296, кл. Н 03 М 13/02, 1984. (54) УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ

ОШИБОК (57) Изобретение относится к вычислительной технике и является усовершенствованием устройства по авторскому свидетельству № 1287296. его использование в системах передачи информации позволяет повысить достоверность работы устройства. Уст„„SU„„1387202 А2 ройство для исправления ошибок содержит приемный и буферные регистры 1 и 5 — 7, блок

2 суммирования, блок 3 деления, блок 4 декодирования, генераторы 8 и 9 псевдослучайной последовательности и блок ll пробного исправления ошибок. Благодаря введению буферного регистра 12, блока 13 сравнения, триггера 14, ключей 15 — 17 и ячеек

18 и 19 памяти обеспечивается обнаружение тех ошибок, которые, являясь исIlpBBHMbIMH в одном из циклов пробного исправления, могли быть замаскированы случайной ошибкой в каком-либо предшествуюшем цикле так, что в нужном цикле принятая ошибка (исправимая в принципе) не будет обнаружена. 1 ил.

1387202

Изобрете,ис относится к вычислительной технике, может быть использовано в системах передачи цифровой информации и является усовершенствованием устройства по авт. св. Хе 1287296.

Цель изобретения — повышение достоверности работы устройства.

На чертеже приведена блок-схема устройства для исправления ошибок.

Устройство для исправления ошибок содержит приемный регистр 1, блок 2 суммирования, блок 3 деления, блок 4 декодирования, первый — третий буферные регистры 5 — 7, первый 8 и второй 9 генераторы псевдслучайной йоследовательности (ПС П), ком мутатор 10, блок 11 пробного исправления ошибок, четвертый буферный регистр 12, блок 13 сравнения, триггер 14, первый — третий ключи 15 — 17, первую 18 и вторую 19 ячейки памяти. На чертеже обозначены информационный вход 20, вход 21 цикловой синхронизации, первый 22 и второй 23 выходы.

Входы обнуления триггера 14 и установочные входы ячейки 19 объединены по схеме ИЛИ. Вход обнуления ячейки 19 может быть объединен с ее входом считывания. Регистр 12 имеет импульсный (первый) и потенциальный (второй) выходы.

Устройство для исправления ошибок работает следующим образом.

Пусть и-разрядная кодовая последовательность была сформирована на передаче следующим образом. К К двоичным информационным символам, подлежащим переда/ че, добавляют ri двоичных проверочных символов гi = гi + logan, полученных в соответствии с используемым (по к) -кодом, при этом ni = Nik, где Ni и Л вЂ” целые числа.

Над полученной последовательностью длины

ni двоичных символов производят операцию псевдостохастического преобразования, заключающуюся в умножении по модулю неприводимого полинома степени ni íà (n )разрядную псевдослучайную последовательность, и сложение по модулю два результата умножения с другой (n i ) -разрядной псевдослучайной последовательностью.

Последовательность, полученную после псевдостохастического преобразования, длины п = Х Л разделяют на Х отрезков длины Л каждый и производят кодирование второй ступени, в соответствии с которым одноименные символы полученных отрезков складывают по модулю два с получением в результате суммирования проверочного отрезка длины Л = г двоичных символов, которые добавляют при передаче к п двоичным символам. В результате общая длина передаваемой кодовой последовательности делается равной п = Х.Л (Ni -1- I) Л двоичных символов, а обшее число проверочных символов равным г

Г, 11 .: .:-.сме и-разрядную последовательнол . " ода 20 устройства записывают

2 в первый буферный регистр 5, а п

k + ri ее символов, подвергнутых на передающем конце псевдостохастическому преобразованию, записывают в приемный регистр 1.

По сигналу цикловой синхронизации с входа 21, соответствующему началу проведения заданного числа циклов декодирования кодовой последовательности, устанавливают в положение «О» регистр 12, предназначенный для промежуточного хранения, и "триггер 14, записывают «1» в первую ячейку 18 памяти и «О» во вторую ячейку 9 памяти, устанавливают в исходное состояние коммутатор 10 и блок 11 пробного исправления ошибок, формируют в первом 8 и во втором 9 генераторах псевдослучайной последовательности очередные значения двух отрезков псевдослучайных последовательностей длины ni = К + г двоичных символов каждый, которые через коммутатор 10 заносятся и запоминаются в буферных регистрах 6 и 7.

По завершению приема п-разрядной кодовой последовательности с приемного регистра 1 считывают преобразованный на передаче отрезок кодовой последовательности длины n = К + г) в блок 2 суммирования, где складывают его по модулю два с первым (n )-разрядным отрезком псевдослучайнойй последовательности, находящимся в регистре 6, а затем делят по модулю неприводимого полинома степени п результат суммирования в блоке 3 на значение (п )-разрядного отрезка псевдослучайной последовательности, хранящееся в регистре 7. Результат деления в виде отрезка длины К + ri двоичных символов подают в блок 4 декодирования, где в соответствии с введенными при кодировании проверочными символами проверяют этот отрезок на наличие ошибок. При обнаружении ошибок в блоке 4 декодирования сигнал с его третьего выхода поступает на управляющий вход блока 1! пробного исправления ошибок.

При необнаружении ошибок К информационных символов записывают в блок 12 промежуточного хранения и подают на первый вход блока 13 сравнения.

Одновременно считывают первую ячейку 18 памяти, в которую была записана единица в начале процесса декодирования. Сигнал с ячейки 18 сдвига подают на единичный вход триггера 14, устанавливая его в положение «1», на управляющий вход блока 11 пробного исправления ошибок для организации пробного исправления ошибок и на установочный вход второй ячейки 19 памяти, записывая в нее единицу. По окончании пробного исправления ошибок отрезок длины К + г двоичных символов подают через информационный выход блока 11 пробного исправления ошибок на второй вход приемного ре1387202

15

Формула изобретения

ВНИИПИ Заказ 1232/58 Тираж 928 Подписное

Производственно-полиграфическое гредприятие, г. Ужгород, ул. Проектная, 4

3 гистра l с последующим повторением рассмотренной операции декодирования.

Если в одном из последующих циклов декодирования вновь зафиксирован факт отсутствия ошибок в том же отрезке К +

+ r двоичных символов, то К информационных символов записывают в регистр

12, переписывая его содержимое на второй вход блока 13 сравнения, и подают К информационных символов на первый вход блока 13 сравнения. Одновременно считывают сигнал, соответствующий «1», с второй ячейки 19 памяти (с перезаписью) и подают этот сигнал на управляющий вход блока 13. Если сравниваемые в блоке 13 отрезки К информационных символов признаны одинаковыми, то сигнал с первого выхода блока 13 сравнения подают на установочный вход триггера 14, устанавливая его в состояние «1», и на управляющий вход блока 11 пробного исправления ошибок (на проведение следующего цикла исправления ошибок).

По окончании всех I заданных циклов пробного исправления ошибок сигнал с второго выхода блока 11 пробного исправления ошибок поступает на входы первого 15 и третьего 17 ключей. Если на первом входе первого ключа 15 имеется сигнал, свидетельствующий о положении триггера 14 в состоянии «1», то сигнал с первого ключа 15 проходит на второй ключ 16 и считывает содержимое регистра 12 на первый выход 22 устройства. Если триггер 14 находится в положении «О», то по сигналу, поступающему на третий ключ 17, вырабатывается сигнал, свидетельствующий о неисправимой ошибке, который поступает на второй выход 23 устройства.

Если при сравнении в блоке 13 двух отрезков К информационных символов они не одинаковы, то по второму выходу блока 13 сравнения вырабатывается сигнал, свидетельствующий о неисправимой ошибке, который поступает на установку триггера 4 в положение «О» и на второй выход 23 устройства.

Таким образом, если в любых двух циклах декодирования (из заданного I*) кодовой последовательности получены К + r -разрядные отрезки, ошибки в которых не обнаружены, но при сравнении они не совпадают, то принимается решение о наличии неисправимой ошибки. Тем самым исключаются необнаруживаемые ошибки, которые могли бы быть выданы получателю в случае появления в кодовой последовательности такой конфигурации gошибки,,которая могла бы быть исправлена с вероятностью Р..р, например, в (I*-I)-м цикле декодирования, но существует вероятность P-o того, что в 1-м цикле декодирования (i (.1* — 1) 20

4 при пробном исправлении произойдет ошибка, которая не будет обнаружена блоком

11, и сообщение буде выдано получатс— лю с необнаруживаемой ошибкой. Значенн

P. определяется выражением

+ i-1

Pvo (p (g) (1 — (1 — P ° ) где р (g) — вероятность появления ошибки конфигурации g из множества ошибок, исправляемых с верояткостью Риспр используемым кодом;

P. — вероятность необнаружения ошибки в кодовом слове блоком 11.

Устройство для исправления опшбок по авт. св. № 1287296, отличающееся тем. что, с целью повышения достоверности работы устройства, в него введены четвертый буферный регистр, блок сравнения, триггер, первый — третий ключи, первая и вторая ячейки памяти, входы считывания которых объединены с информационным входом четвертого буферного регистра и первым информационным входом блока сравнения и подключены к первому выходу блока декодирования, входы обнуления четвертого буферного регистра и второй ячейки памяти, первый вход обнуления триггера и установочный вход первой ячеш.н памяти объединены и подключены к плоду цикловой синхронизации устройства, выход первой ячейки памяти объединен с перинм выходом блока сравнения и третьим вы. дом блока декодирования и подключен установочному входу триггера и перв< "а установочному входу второй ячейки памя:и, первые входы первого и третьего клю ей объединены и подключены к второму выходу блока декодирования и второму кон грольному выходу блока пробного исправления ошибок, первый и второй выходгн четвертого буферного регистра соединены соответственно с вторым информационным входом блока сравнения и первым входом второго ключа, прямой и инверсный выходы триггера подключены к вторым входам соответственно третьего и первого ключей, выход первого ключа соединен с вторым входом второго ключа, выход которого является первым выходом устройства, выход второй ячейки памяти соединен с ее вторым установочным входом и управляющим входом блока сравнения, второй выход которого подключен к второму входу обнуления триггера, объединен с выходом третьего ключа и является вторым выходом устройства.