Устройство для приема последовательного кода

 

Устройство относится к автоматике и вычислительной технике и может быть использовано для приема и передачи дискретной информации. Целью устройства является повышение надежности . Устройство содержит в каждом канале буферные регистры, мажоритарные элементы, преобразователи входных сигналов, элементы И отключения, элементы И перестройки, переключите-: ли, выходные элементы И, выход ной элемент ИЛИ,регистры проверок, элементы И уровней перестройки, элементы И-НЕ уровней перестройки, элемент И управления, элементы И проверок, триггер проверок, триггер управления , коммутатор, триггер исходного,. элемент ИЛИ управления, элемент регистра проверок, дешифратор проверок , депшфратор каналов, элемент И дешифратора каналов, многовходовой элемент ИЛИ, шина входного параллельного кода устройства и блок перестройки. Кроме того, преобразователь входного сигнала содержит 1-К-триггер, RS-триггер, регистр сдвига, регистры приема, регистр адреса, регистр хранения информационного слова, дешифраторы , элемент задержки, блок формирования сигнала, элементы И регистров приема, элементы И, элементы ИЛИ, инвертор, счетчик. Устройство обеспечивает о 1ределение работоспособности каналов передачи информации на всех уровнях мажорирования и определение и блокировку неисправных информационных трактов, охватьгеаемых мажоритарными элементами, что устраняет накопление ошибки в передаваемой информации. Устройство благодаря осуществлению функций проверки/отключения не теряет работоспособности при двух неисправных каналах. 2 ЗпП„ ф-лы, 6 ил., 1 табл. i (Л

C0t08 СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

2 А2 (19I SU (ш (gy) 4 С 08 С 19/28 I

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ egg,, „

/Д л.:

ОПИСАНИЕ ИЗОБРЕТЕНИЯ !, „,„„. U

К А ВТОРСМОМУ СВИДЕТЕЛЬСТВУ (61) 1089608 (21) 4109681/24-24 (22) 22.08.86 (46) 23.04.88. Бюл. У 15 (72) В.И.Редченко и Г.АтЖуков (53) 621.398(088.8) (56) Авторское свидетельство СССР

Ф 1089608, кл. С 08 С 19/28, 1982. (54) УСТРОЙСТВО ДПЯ ПРИЕМА ПОСЛЕДОВАТЕЛЬНОГО КОДА (57) Устройство относится к автоматике и вычислительной технике и может быть использовано для приема и передачи дискретной информации. Целью устройства является повышение надежности. Устройство содержит в каждом канале буферные регистры, мажоритарные элементы, преобразователи входных сигналов, элементы И отключения, элементы И перестройки, переключате-:. ли, выходные элементы И,выходной элемент ИЛИ,регистры проверок, элементы И уровней перестройки, элементы

И-НЕ уровней перестройки, элемент

И управления, элементы И проверок, триггер проверок, триггер управления, коммутатор, триггер исходного,, элемент ИЛИ управления, элемент ИЛИ регистра проверок, дешифратор проверок, дешифратор каналов, элемент И дешифратора каналов, многовходовой элемент ИЛИ, шина входного параллельного кода устройства и блок перестройки. Кроме того, преобразователь входного сигнала содержит I-К-триггер, RS-триггер, регистр сдвига, регистры приема, регистр адреса, регистр хранения информационного слова, дешифраторы, элемент задержки, блок формирования сигнала, элементы И регистров приема, элементы И, элементы

ИЛИ, инвертор, счетчик. Устройство обеспечивает определение работоспособности каналов передачи информации

Ю на всех уровнях мажорирования и определение и блокировку неисправных информационных трактов, охватываамых мажоритарными элементами, что устраняет накопление ошибки в передаваемой 2 . информации, Устройство благодаря осуществлению функций проверки/отключения не теряет работоспособности при двух неисправных каналах. 2 з.п. ф-лы, 6 ил,, 1 табл.

1390625

Изобретение относится к автоматике и вычислительнок технике, может быть использовано для: приема и передачи дискретных сообщений и является усовершенствованием устройства по авт. св. ¹ 1089608.

Цель изобретения - повышение надежности устройства.

На фиг. 1 и 2 показана Аункцио- 10 нальная схема предлагаемого устройства, на фиг. 3 — функциональная схема преобразователя входных сигналов, на фиг. 4 — функциональная схема блока перестройки; ня фиг. 5 — вреМенная диаграмма работы блока формирования сигнала; на Аиг. 6 — временная диаграмма работы преобразователя входных сигналов.

Устройство содержит (фиг. 1) в каждом канале буферные регистры 1, мажоритарные элементы 2-4, преобразователи 5 входных сигналов, выход

:(шина) 6 преобразователя входного сигнала, входы (шины) 7-11 преобра25 эователя входного сигнала, элементы

И 12 отключения, элементы И 13 перестройки, элемент И-ИЛИ 14 (переключатели),выходные элементы И 15 (не показаны), выходной элемент ИЛИ 16... регистры 17 проверок„ элементы И

18 уровней перестройки, элементы И-НЕ

19 уровней перестройки элемент И 20 управления, элементы И 21 проверок, триггер 22 проверок,,- триггер 23 уп- 35 рявления, коммутатор 24, трит rep 25 исходного, элемент ИЛИ 26 управления, элемент ИЛИ 27 регистра прове рок, дешифратор 28 проверок, дешифратор 29 каналов, элемент И 30 дешиф- 40 ратора каналов, многовходовой элемент

ИЛИ 31 (не показян1, шину 32 входного параллельного кодл устройства, блок 33 перестройки.

Преобразовагель входного сигнала 5 (фиг. 3) содержит 1:К--триггер 34, RSтриггер 35,регистр 36 сдвига, регистры 37 приема, регистр 38 адреса, регистр 39 хранения инАормяционного слова (ИС), дешифряторы 40 и 41, Q элемент 42 задержки, .блок 43 формирования сигналя, элементы И 44 регистров приема, элементы И 45 и 46, элементы ИЛИ 47 и 48„ инвертор 49, счетчик 50, выходы 51-61 являются вы- 55 ходами отдельных блоков преобразователя.

Блок 33 перестройки (Аиг. 4) содержит элементы И отключения 62 и перестройки 63, к входам которых подключены шины информации и управления .

Устройство работает следующим образом.

Входные сигналы поступают на шины формации "Вх ° "1" и "Вх. "0" данные сигналы объединяются по ИЛИ и выполняют роль импульсов шины "Hx.0H ).Последовательность поступления входных сигналов показана на фиг, 6.

Сигнал, поступающий по шине 9 "Пуск", устанавливает счетные элементы схемы в исходное положение. Таким образом, после прохождения сигнала "Пуск" импульсы на шине 7 "Вх,СИ" задним Аронтом считаются счетчиком 50, а информация, поступающая на шину 8 "Вх."1", запоминается TK-триггером 34, после чего сдвигается импульсом СИ в регистре 36 сдвига, а IK-триггер 34, затем сбрасывается в "0" (в случае поступления единичной информации) задним фронтом, формируемым на выходе элемента 42 задержки. Далее в зависимости от числа посту импульсов производится дешифровка состояния счетчика 50 дешифратором 40 команд. !

Управляющее слово (УС) содержит обычно инАормацию: адрес, признак работы и проверки," а также два холостых разряда в конце посылки. После прохождения рабочих разрядов УС холостой импульс кода переписывает информацию с регистра 36 сдвига на дешифратор 41 адреса, а последний импульс УС записывает (сигнал 56) информацию с дешиАраторя 41 в регистр

38 адреса, формируя на его выходе соответствующий начальный адрес. Далее информация с регистра 36 сдвига задним фронтом последнего несущего ийформацию импульса ИС (ИС также имеет два последних холостых разряда) переписывается в регистр 39 хранения ИС (сигнал 59).

При прохождении УС в отдельный самостоятельный разряд записывается сигнал записи или чтения. В режиме записи устройство производит запись информации ИС (ИС1-ИСп) в буферные регистры 1, а в режиме чтения производятся перезапись информации на регистры 37 приема и считывание этой информации через выходной мажоритар-, ный элемент 4.

1390625 требований, предъявляемых к системам, выходной элемент может представлять собой обычный согласующий элемент или мажоритарный элемент.

Временная диаграмма работы блока

43 формирования сигнала приведена на фиг. 5, В состав адресного массива УС вхо1р дят также адреса, предназначенные для определения работоспособности каналов устройства. Они принимаются в первый регистр 17 проверок и записываются в него сигналом по шине 53.

Данный регистр обычно содержит разряды для хранения сигналов Начало блокировки", "Конец блокировки", адреса отключения мажоритарных элементов (Откл), перестройки мажоритарных элементов (Пер, разряды признака работы, проверок и канальности.Без применения проверок в трехканальной системе невозможно определить наличие неисправности в одном канале, пос25 кольку одна или несколько неисправностей в каналах парируются мажоритарными элементами, а при наличии двух неисправностей система выходит из строя, Поэтому необходимо уметь определять неисправность канала для проведения ремонтных работ, а при невозможности их проведения обеспечивать работу с одним исправным каналсм, т.е. при двух неисправностях.

Информация, записанная в первом регистре 17 проверок, начинает производить перестройку структуры устройства. По трем каналам информация поступает симметричная, но требуется различная реакция различных каналов. Это осуществляется установкой перемычек в коммутаторе 24, при этом вся остальная структура и аппаратурное построение каналов одинаковое.

Реакция канала зависит от того, при каких кодах разрядов проверки появляется импульс записи в первом регистре 17 (" Отключение" ) или во втором регистре 17 (" Перестройка" ).

К = n1 — 1, где n1 — количество посыпаемых ИС.

Длительность импульса на выходах

А1-An перекрывает практически любую рассинхронизацию между каналами в поступлении информации (длительность определяется двумя длительностями тактов, что очень важно при работе в

I дистанционных системах), 35

В режиме чтения в УС поступает признак чтения на выходе 57, который запрещает прохождение импульсов через элементы И 45 и через инвертор

49 разрешает прохождение импульсов 4р через элементы И 44 регистров приема.

Импульсом на шине 54 происходит запись информации с шин 11, которые представляют собой инАормацию с шин

32 параллельного входного кода или с выходов буферных регистров в зависимости от сигнала "Блокировка" (Бл) на регистры 37 приема. В зависимости от того, с каких буАерного регистра и входной шины необходимо провести чтение, адресная посылка в УС дешифруется аналогично указанному и открывает соответствующий элемент И 44 регистров приема, в связи с чем информация считывается через элемент

ИЛИ 47 только с одного регистра 37 приема. При смене адреса открывается следующий элемент И 44 и так далее до окончания цикла. В зависимости от

Из характера набора перемычек меж55 ду Р1, D2 и D3 коммутатора 24 очевидно, что при наборе в УС кодов 001, 010, 100 мажоритарные элементы при помощи второго и третьего регистров

17 перестраиваются соответственно в

В режиме записи импульс на выходе

56 передним Аронтом стробирует вы.ход регистра 38 адреса, вследствие чего на выходах элементов И 45 Аормируется соответствующий сигнал начального адреса А1, А2 или An, который проходит через мажоритарные элементы 3 адреса, стробирует буферные регистры 1 в зависимости от адреса, запоминаемого на регистре 38 адреса. Задний фронт импульса на выходе 56 сдвигает информацию начального адреса,на регистре 38 адреса, и с приходом следующего ИС процесс повторяется до окончания цикла работы (до,. достижения величины и, где n — максимальный адрес буферного регистра 1).

Устройство может работать как от одного ИС, так и в режиме записи нескольких ИС (с адреса А1 или Ai до

An) .

В этом случае быстродействие устройства повышается на величину

Набор перемычек коммутатора 24 показан в таблице, 1390625 каналах АБ, АВ, БВ. Такое построение канала позволяет использовать в р е з ервирова нных сист емах совершенно идентичные каналы, которые отличают-

5 ся один от другого только набором перемычек коммутатора .24, В зависимости от наборов данных пе1ремычек на выходе дешифратора 29 каналов формируется сигнал, разрешающий прохождение сигнала записи в регистры 17 проверок (отключения "01 — 6 А,Б,В" и перестройки "П 1-6, А,Б,В"). Куда записывается информация ИС, которая опре.деляет уровень перестраиваемого мажо- 15 ритарного элемента, определяется наличием адреса, соответствующего сигналам "Отключение" или "Перестройка" в

УС. В режиме проверок выходы буферных регистров 1 блокируются сигнала- 2п ми "Блокировка" (Бл. А,Б,R), которые формируются специальной кодовой посылкой в УС при помощи дешифратора 28 проверок и триггера 22 проверок, сигнал с выхода которых закрывает вы- 25 ходные элементы И 15 и отключает от преобразователя 5 шину 32 входного параллельного кода. В этом случае выходы буферных регистров 1 подключаются непосредственно к входам регистров 37 приема преобразователя 5 и в режиме чтения списываются последовательным кодом в устройство анализа и управления (обычно это ЦВМ).

Проверка происходит путем перестройки и отключения входов мажоритарных элементов.

Схема фиг. 2 одинаковая для трех каналов устройства.

В этом случае в зависимости от адреса УС (адрес отключения или перестройки) набором "1" разряда ИС происходит соответствующая перестройка мажоритара (01-06 или П1-П6). Можно включать все уровни или несколько, или один. Уровни перестройки записываются во второй и третий регистры

17 проверок (для отключения.и перестройки) и через элементы И 18 и

И-НЕ 19 уровней отключения производят

50 или отключение мажоритарных элементов своего канала посредством подачи запрещающего сигнала на элементы И 12 отключения, или аналогично отключение входов мажоритарных элементов со-, 9 отв"тствующих соседним каналам, при помощи элементов И 13 перестройки.

Проверка работоспособности производится при подаче сигнала Блокировка", который может быть подан сигналом

"Общий сброс" (ОС) или кодовыми посылками при помощи дешифратора 28 проверок, стробирующего сигналом 55, и триггером 22 проверок.

Снятие сигнала "Блокировка" производится обычно кодовой посылкой, устанавливающей триггер 22 проверок в состояние "1", или сигналом по признаку, который постоянно подается в каждом УС, Например, при проверках триггер 23 управления ранее установленный в "0" сигналом 58 (ОС), так и подтверждается в этом состоянии посылками нулевого кода, поступающего по входам "Признак", количество которых 2. В этом случае триггер 23 управления устанавливается в состояние "1", открывает элементы И

18 и И-НЕ 19 уровней отключения.

При работе в других режимах (кроме проверочного) в разрядах "Признак" подаются сигналы, соответствующие единицам. В этом случае триггер 23 управления устанавливается в состояние "0", и элементы И 18 и И-НЕ 19 перестройки закрываются. Для устракения явления "гонок и ложных сра- батываний в устройство вводят триггер

25 исходного, который устанавливается в состояние "1" последним импульсом первого УС. После режима проверок, когда известна степень работоспособности устройства, в случае, когда в схеме имеется неисправность двух каналов, возможна работа устройства в режиме из одного канала в три.

Для этого в соответствующих каналах записывается: в соответствующий уровень 0 1 или 05, 06 — нулевой уровень на соответствующих элементах И 18, на соответствующих уровнях П1 или

П5, П6 — единичный уровень. Данное решение принимается в случае невозможности немедленной замены устройства на кондиционное. В этом случае система работает по признаку проверок.

Считывание информации как в режиме чтения, так и в режиме записи происходит как с определенного буферного. регистра 1, так и начиная с любого х-rо регистра до последнего посылками ИС (словами без сопровождения

"Пуск" ), Информация чтения собирается на многовходовом элементе ИЛИ 47 и через шину 6 и элементы перестройки поступает через выходной элемент

ИЛИ 16 на выход устройства.

1390625

В зависимости от требований, предьявляемых к системам, выходной элемент ИЛИ 16 может представлять собой обычный согласующий элемент (напри5 мер, магистральный усилитель) .

Место чтения информации определяется переключателем 14, т. е, информация может считываться с шин входного параллельного кода 32 (при отсутствии блокировки) или с выходов буферных регистров 1 (блокировка подана) .

Перестройка работы из одного ка— нала в три по выходам информации и адресов производится блоком 33 перестройки, По сигналу 05 отключаются каналы, в которых имеется неисправность, а по сигналу П5 производится подключение входов буферных 20 регистров 1 всех каналов к исправному каналу, которые затем объединяются многовходовым элементом ИЛИ 31 и через разблокированные выходные элементы И 15 поступают на выход уст- 25 ройства, Формула изобретения

Ф

1. Устройство для приема последовательного кода по авт. св. Р 1089608, 3р о т л и ч а ю щ е е с я тем, что, с целью повышения надежности, в него введены первый, второй и третич регистры, первый и второй дешифраторы, первый, втоРой и тРетий триггеры первый, второй, третий и четвертый элементы И, первый и второй элементы

ИЛИ, коммутатор, первая, вторая, тре-. тья, четвертая, пятая, шестая, седьмая группы элементов И, первая и вто- 4р рая группа ключей, элементы И в каждом канале, элементы ИЛИ в каждом ,канале и группа элементов И-ИЛИ,в каждом канале между соответствующим входом преобразователя входного сигHcLTlB и . 45 входом устройства подключен выходом и первым входом соответствующий элемент И-ИЛИ группы элементов И-ИЛИ, второй вход которого. соединен с выходом буферного регистра, третий вход соединен с выходом первого триггера, в каждом канале между адресными выходами преобразователя входных сигналов и точкой объединения вхо дов первых мажоритарных элементов всех каналов подключены первыми входами и выходом соответствующие элементы И первой группы элементов И, вторые входы которых соединены с выходом соответствующего ключа первой группы, в каждом канале между информационными первыми выходами преобразователя входных сигналов и точкой объединения входов вторых мажоритарных элементов всех каналов подключены первыми входами и выходом соответствующие элементы И второй группы элементов И, вторые входы которых соединены с выходом соответствующих ключей первой группы, в каждом канале между точками соответствующего объединения вторых и третьих входов первых мажоритарных элементов и вторыми и третьими входами первых мажоритарных элементов подключены первым входом и выходом соответствующие элементы И третьей группы элементов И, вторые входы которых соединены с выхода( ми соответствующих ключей второй .группы, в каждом канале между точками объединения вторых и третьих вхо-. дов вторых мажоритарных элементов подключены первыми входами и выходами элементы И четвертой группы, вторые входы KQT îðûõ соединены с выходами соответствующих ключей второй группы, между вторым информационным выходом преобразователя входных сигналов и точкой объединения входов третьих мажоритарных элементов всех каналов подключены первым входом и выходом соответствующие элементы И пятсй группы, вторые входы которых соединены с выходами соответствующих ключей первой группы, в каждом канале между точками соответствующего объединения вторых и третьих входов третьих мажоритарных элементов и вторыми и третьими входами третьих мажоритарных элементов подключены первыми входами и выходами соответствующие элементы И шестой группы элементов И, вторые входы которых подключены к выходам соответствующих ключей второй группы, в каждом канале между выходом третьего

° мажоритарного элемента и выходом устройства подключены первым входом элемент И и выходом элемент ИЛИ, выход элемента И соединен с первым входом элемента ИЛИ, второй и третий входы которого подключены к выходам элементов И седьмой группы, первые входы которых соединены с выходами элементов

И других каналов, вторые входы соединены с выходами соответствующих ключей второй группы, информационные

1390625 третьи выходы преобразователей входных сигналов соединены < инАормационными входами первого, ворого и третьего регистров„выходы первого ре1 гистра соединены соответственно с первыми входами ключей первой группы,. выходы второго регистра соединены соответственно .с первьла входами ключей второй группы, вторые входы клю- 1() чей первой и второй групп объецинены и соединены с выходом второго триггера, первые выходы третьего регистра соединены с инАормационными входами первого дешифратора, вторые выходы третьего регистра с.оединены с входами коммутатора, третьи выходы третьего регистра соединены с первыми входами первого элемента ИЛИ и первого элемента И, вторые входы которых соеди- 2О иены с выходом третьего триггер- выходы первых элементов И и ИЛИ соеди нены соответственно с первым и вторым рходами второго триггера, инАормацион- ые выходы первого дешифратора сведи- 2. > ,Йены с установочными входами первог о триггера, гервый управляющий выход первого дешифратора соединен с перьь-.--

Ми входами второго элемента 011M и

Второго элемента И., ;;торой управляю- чц

Щий:выход первого дешиАратора соединен,".. вторым входом второ-о элемента

ИЛИ и первым входом третьего элемента И, вьгход второго элемента ИЛИ сое" ,trèHåí с первым входом четвертого элемента И, выход коммутатора соецинен с входом второго дешифратора„ выход которого соединен с вторым входом четвертого элемента И, выход котороto соединен с вторыми входами второ4О го и третьего элементов И, выходы которых соединены соответственно с входами управления первсго и второго регистров, управляющий вход первого де= шифратора и первый вход третьего триг45 гера с.оединены с первым выходом упзавления преобразователя входных сигналов, второй вход третьего триггера и вхоц стробирования первого триггера оединены с вторым выходом у ьравле:чия преобразователя входных сигналов, 50 вход управления третьего регистра соединен с третьим abixopом управления преобразователя входньгх сигналов, третьи входы первого элемента ИЛИ и первого элемента И объединены и соединены с четвертым выходом управления преобразователя входных сигналов, третий вход четвертогэ элемента И соединен с пятым выходом управления преобразователя входных сигналов. 2, Устройство по п„. 1, о т л ич а ю щ е е с я тем, что преобразователь входного сигнала содержит группу регистров, первый, второй и третий регистры, первый и второй дешиАраторы, счетчик, IK-триггер, RS †триггер, блок Аормирования сигнала, инвертор, первый и второй элементы ИЛИ, элемент задержки, элемент И, первую и вторую группу элементов И,управляющий вход первого регистра соединен с первым входом счетчика, вхоцом блока формирования сигнала II является перBbM входом преобразователя входного сигнала, S-вход IK-триггера непосредственно и С вЂ вх IK-триггера через элемент задержки объединены и являются вторым входом преобразователя вход. ного сигнала, выход IK-триггера соеди нен с инАормационным входом первого регистра, входы первого элемента ИЛИ являются соответственно третьим и четвертым входами преобразователя входного сигнала, выход первого элемента ИЛИ соединен с К-входом RSтриггера и вторым входом счетчика, выходы которого соединены с соответствующими входами первого дешиАратора, инАормационные входы соответст вующих регистров группы являются пятыми входами преобразователя входного сигнала,:выходы регистров группы соединены с первыми входами соответствуюгдх элементов И первой группы, выходы которых соединены с входами второго элемента ИЛИ, выходы первого регистра соединены с соответствующими входами второго регистра и с соответствующими информационными входами второго деплАратора, первые выходы которого соединены с одноименными информационными входами третьего регистра, выходы которого соеди .:ены с первьми входами соответствующих элементов И второй группы элементов И и вторыми входами соответствующих элементов И первой группы, третьи входы которых объединены и соединены с выходом инвертора, вход которого объединен с вторыми входами всех элементов V. второй группы элементов И и соединен с вторым выходом второго дешиАратора, первый вход элемента И соединен r. выходом блока Аормирования сигнала, второй вход — с. выходом инвертора-, 1390625

12 третий вход — с выходом RS-триггера, выход элемента И соединен с первыми . управляющими входами всех регистров группы и четвертыми входами элементов 5

И первой группы элементов И, первый выход первого дешифратора соединен с S-входом RS-триггера и первым управляющим входом третьего регистра, второй выход первого дешифратора сое-ip динен с третьими входами элементов И второй группы элементов И и вторым управляющим входом третьего регистра, выход первого элемента ИЛИ соединен с R-входом Rs-триггера, третий выход первого дешифратора соединен с управляющим входом второго дешифратора, четвертый выход первого дешифратора соединен с вторыми управляющими входами регистров группы, пя- 2О тый выход первого дешифратора соединен с управляющим входом второго регистра, выходы которого являются первыми информационными выходами преобразователя входного сигнала, выход 25 второго элемента ИЛИ является вторым информационным выходом преобразователя входного сигнала, выходы элементов И второй группы элементов И являются адресными выходами преобра- gp зователя входного сигнала, выходы первого регистра являются информационными третьими выходами преобразователя выходного сигнала, первый выход первого дешифратора является первым выходом управления преобразователя входного сигнала, выход первого элемента ИЛИ является вторым выходом управления преобразователя входного сигнала, шестой выход первого 4О дешифратора является третьим выходом управления преобразователя входного сигнала, третий выход первого дешифратора является четвертым выходом управления преобразователя входного 45 сигнала, пятый выход первого дешифратора является пятым выходом управления преобразователя входного сигнала.

Канал включения реАдрес проверочного управляющего слова (Ад.УС пров.) Перемычки, набираемые между входами и выходами коммутатора 24 гистров сигналов перестройки мажоритарных элементов

Код

Вход Выход

Г)1 D1

Л2 D2

D1

D2 D2

D3

D1

D2 D2

D3 ПЗ

3. Устройство по п. 1, о т л и чающееся тем, чтоблокперестройки содержит первый, второй и третий элементы И, первые входы первого элемента И являются информационными входами блока, второй вход первого элемента И является входом отключения блока, выход первого элемента И является первым выходом блока, выходы второго и третьего элементов

И являются вторыми и третьими выходами блока, прямые входы третьего и второго элементов И являются соответст- = венно вторыми и третьими информационными входами блока, инверсный вход второго элемента И соединен с инверсным входом третьего элемента И и является входом перестройки блока.

1390б25

Р: rg 7

1390625

Ф дую

1390625

17 йи

7О

Редактор И. Горная

Заказ 17б8/47 Тираж 558

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, r, Ужгород, ул, Проектная, 4 йц

73. 11 П П П О 0 Д ПП Д

Составитель В. Краюшкин

Техред M. Ходанич Корректор Г. Решетник