Селектор импульсов

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах обработки информации. Цель изобретения - повьппение функциональных возможностей при повышении информативности устройства. Цель достигается .ff/7/XXза счет обеспечения возможности распределения импульсов с определенньп и порядковыми номерами по направлениям. Для этого в селектор дополнительно введены блок 3 памяти, последовательно соединенные счетчяк 7 адреса, статический регистр 8 и дешифратор 9. Кроме того, селектор содержит счетчик 1 цикла, компаратор 2, триггер 4, элементы 5 и 6 совпадения, шину 10 опроса, выходную шину 11, тактовую шину 12 и шину 13 управления. Данный селектор импульсов обеспечивает выделение любых требуемых импульсов из импульсной последовательности с любым количеством импульсов в цикле , а также распределение импульсов по направлениям. 2 ил. i (/ С

СОЮЗ СОВЕТСНИХ

C0LlHAЛИСТИЧЕСНИХ

РЕСПУБЛИК

„.зо„„и962щ я < (51) 4 Н 03 К 5/156 5/26

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

Н А BTOPCHOMY СВИДЕТЕРЬСТВУ (21) 4105708/24-21 (22) 09.06.86 (46) 15.05.88. Бюл. У 18 (72) В.М.Буланова, А.А.Дыгерн и В.Г.Кедин (53) 621.327(088.8) (56) Авторское свидетельство СССР

У 813763, кл. Н 03 К 5/26, 1978.

Авторское свидетельство СССР

11 1243117, кл. Н 03 К 5/156, 1984. (54) СЕЛЕКТОР ИМПУЛЬСОВ (57) Изобретение относится к автоматике и вычислительной технике и может бьггь использовано в системах обработки информации. Цель изобретения — повьппение функциональных возможностей при повьппении информативности устройства. Цель достигается за счет обеспечения возможности распределения импульсов с определенными порядковыми номерами по направлениям.

Для этого в селектор дополнительно введены блок 3 памяти, последовательно соединенные счетчик 7 адреса, статический регистр 8 и дешифратор 9.

Кроме того, селектор содержит счетчик 1 цикла, компаратор 2, триггер элементы 5 и 6 совпадения, шину

10 опроса, выходную шину 11, тактовую шину 12 и шину 13 управления.

Данный селектор импульсов обеспечивает выделение любых требуемых импульсов из импульсной последовательности с любым количеством импульсов в цик- с

С> ле, а также распределение импульсов по направлениям. 2 ил.

1Z

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

1396264

1

Изобретение относится к автомати-! ке и вычислительной технике и может быть использовано в системах обработки информации.

Цель изобретения — повышение функциональных возможностей при повышении информативности устройства за счет обеспечения возможности распределения. импульсов с определенными порядковыми номерами по направлениям.

На фиг.l изображена структурная

1 электрическая схема селектора импульсов; на фиг.2 — временные диаграммы, поясняющие его работу. 15

Селектор импульсов (фиг. 1) содержит счетчик 1 цикла, выходы которого поразрядно соединены с входами первой группы входон компаратора 2, входы второй группы входов которого поразрядно соединены с выходами блока

3 памяти. Выход компаратора 2 соединен с информационным входом триггера

4, выход которого соединен с первым входом первого элемента 5 совпадения. g5

Тактовый вход триггера 4 соединен с первым входом второго элемента 6 совпадения, выход которого соединен с тактовым входом счетчика 7 адреса, выходы-которого поразрядно через статический регистр 8 соединены с входами дешифратора 9. Шина 10 опроса сое1 динена с вторым входом элемента 5, выход которого соединен со стробирующим входом дешифратора 9, выходы которого образуют вторую выходную шину

11. Тактовая шина 12 соединена с тактоными входами счетчика 1, триггера

4 и регистра 8. Шина 13 управления соединена с входами сброса счетчиков ! и 7. Выход компаратора 2 соединен с вторым входом элемента 6. Выходы счетчика 7 поразрядно соединень." с входами блока 3.

Селектор импульсов работает следующим образом.

Для выделения требуемых импульсов из импульсной последовательности с любым количеством импульсов в цикле

50 используется метод сравнения значений кодов номеров импульсов в цикле с выхода счетчика 1 цикла и кодов номеров требуемых импульсов, значения которых предварительно записаны в блоке 3 памяти.

В качестве элементов блока памяти применяются программируемые постоянные запоминающие устройства.

Адреса, по которым выбираются числа из блока 3 памяти, определяются кодом, поступающим со счетчика 7 адреса.

Начальное обнуление счетчика 1 цикла и счетчика 7 адреса осуществляется сигналом с шины 13 (фиг.2а).

Этим сигналом определяется количество импульсов в цикле (N). Нулевой код адреса с выхода счетчика 7 адреса поступает на адресные входы блока

3 памяти, на входы статического регистра 8 и записывается н него по срезу тактового импульса с шины 12 (фиг.2б). С выхода статического регистра 8 нулевой код поступает на входы дешифратора 9 и подготавливает

его к выдаче на шину 11 первого требуемого импульса. Считанный из блока .

3 памяти код поступает на вторую группу входов компаратора 2, на первую группу входов которого поступает код со счетчика 1 цикла, который работает в счетном режиме по тактовым импульсам. с

В момент раненства указанных кодов на выходе компаратора 2 формируется сигнал равенства (фиг.2в), который дает разрешение на срабатывание триггера 4 по срезу тактового импульса (фиг.2г).

Триггер 4 необходим для того, чтобы не пропустить на выход селектора импульсов ложные срабатывания компаратора 2 в момент изменения кодов на

его входах.

Сигнал с выхода триггера 4, задержанный на период повторения тактовых импульсов относительно сигнала равенства с выхода компаратора 2, поступает на первый вход элемента 5 совпадения и дает разрешение на прохождение сигнала с шины 10, которая н общем случае может быть соединена с шиной тактовых импульсов (на фиг.1 показано пунктиром) и которая определяет длительность и временное положение выходных импульсон. На выходе элемента 5 совпадения (фиг,2д) формируется сигнал, разрешающий дешифрацию, и на первом выходе дешифратора

9 формируется первый требуемый импульс (фиг.2ж, выход 1), Так как сигнал с выхода триггера

4 задержан на период повторения тактовых импульсов относительно сигнала равенства, то для компенсации задерж13962

64

Формула изобретения

Ж Я

Фиг.2

ВНИИПИ Заказ 2503/56 Тираж 928 Подписное

Произв.-полигр. пр-тие, r. Ужгород, ул. Проектная, 4 ки следует значения кодов импульсов в цикле в блоке 3 памяти записывать на единицу меньше.

Сигнал равенства с выхода компара5 тора 2 поступает на второй вход второго элемента 6 совпадения и дает разрешение на прохождение на его выход (фиг.2е) тактового импульса, который увеличивает значение счетчика lp

7 на 1. При этом значение, записанное в статическом регистре 8, не изменяется, так как код на выходе счетчика 7 адреса изменяется по срезу тактового импульса. Новый код в ста- 1S тический регистр 8 записывается следующим тактовым импульсом.

При увеличении кода на выходе счетчика 7 адреса изменяется код на выходе блока 3 памяти. В компараторе 20

2 сравниваются новый код с выхода блока 3 памяти по адресу, увеличенному на 1, и код с выхода счетчика 1 цикла. Если коды не равны, то на выходе компаратора 2 не формируется сигнал 25 равенства, триггер 4 обнуляется, и на выходе элемента 5 совпадения отсутствует сигнал, разрешающий дешифрацию. При равенстве кодов формируется 30 следующий требуемый импульс (фиг.2ж, выход 2). Последующие требуемые импульсы в цикле выделяются аналогично.

Таким образом, предлагаемый селектор импульсов обеспечивает выделение любых требуемых импульсов из импульсной последовательности с любым количеством импульсов в цикле и распределение их по направлениям.

Селектор импульсов, содержащий счетчик цикла, вход сброса которого соединен с управляющей шиной, а выход — поразрядно с входами первой группы входов компаратора, триггер, тактовый вход которого соединен с тактовой шиной, а выход — с первым входом первого элемента совпадения, а также второй элемент совпадения и выходную шину, о т л и ч а ю щ и й— с я тем, что, с целью повьппения функциональных возможностей устройства за счет обеспечения возможности распределения импульсов с определенными порядковыми номерами по направлениям, в него введены блок памяти, последовательно соединенные счетчик адреса, статический регистр и дешифратор, выходы которого соединены с выходной шиной, а стробирующий вход соединен .с выходом первого элемента совпадения, второй вход которого соединен с шиной опроса, причем вход сброса счетчика адреса соединен с управляющей шиной, выходы соединены поразрядно с входами блока памяти, а тактовый вход соединен с выходом второго элемента совпадения, первый вход которого соединен с тактовыми входами триггера, счетчика цикла и статического регистра, а второй входс информационным входом триггера и выходом компаратора, входы второй группы входов которого соединены поразрядно с выходами блока памяти.