Перестраиваемый демодулятор дискретных сигналов

 

Изобретение относится к технике связи и может использоваться для когерентной обработки двоичных дискретных сигналов в каналах связи с частотным уплотнением и с межсимвольной интерференцией в условиях быстрой перестройки работы с одного канала на другой. Цель изобретения - уменьшение времени перестройки при обработке сигналов с межсимвольной интерференцией. Устр-во содержит фильтр 1, дискретизатор 2, дискретно-аналоговую линию задержки (ЛЗ) 3, блок 6 синхронизации, сумматорнакопитель 12, решающий блок 15. Для достижения цели в устр-во введены делители 4 и 5, счетчики 7, 9, программно-временной блок 16, коммутатор 8, программируемый запоминающий блок 10, ЦАП 11, дискретноаналоговую ЛЗ 13, блок 14 выбора макс, напряжения. Обеспечение режима быстрой перестройки демодулятора сигналов осуществляется путем переключения областей памяти программируемого запоминающего блока 10. Такая перестройка проис.ходит с помощью программно-временного блока 16. 1 ил. S S (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК ди 4 Н 04 1 27/22

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPGHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4162460/24-09 (22) 24.12.86 (46) 07.06.88. Бюл. № 21 (71) Ленинградский политехнический институт им. М. И. Калинина (72) В. В. Баранецкий, С. С. Лукинская, С. Б. Макаров, А. М. Уланов, Е. Г. Хазанкин и И. А. Цикин (53) 621.396.62 (088.8) (56) Авторское свидетельство СССР № 788429, кл. Н 04 1 27/22, 1979. (54) ПЕРЕСТРАИВАЕМЫЙ ДЕМОДУЛЯТОР ДИСКРЕТНЫХ СИГНАЛОВ (57) Изобретение относится к технике связи и может использоваться для когерентной обработки двоичных дискретных сигналов в каналах связи с частотным уплотнением и с межсимвольной интерференцией в условиях быстрой перестройки работы с одного канала

„„SU„„1401637 А1 на другой. Цель изобретения — уменьшение времени перестройки при обработке сигналов с межсим вольной интерференцией.

Устр-во содержит фильтр 1, дискретизатор

2, дискретно-аналоговую линию задержки (ЛЗ) 3, блок 6 синхронизации, сумматорнакопитель 12, решающий блок 15. Для достижения цели в устр-во введены делители 4 и 5, счетчики 7, 9, программно-временной блок 16, коммутатор 8, программируемый запоминающий блок 10, ЦАП 11, дискретноаналоговую ЛЗ 13, блок 14 выбора макс. напряжения. Обеспечение режима быстрой перестройки демодулятора сигналов осуществляется путем переключения областей памяти программируемого запоминающего блока 10. Такая перестройка происходит с с помощью программно-временного блока 16.

1 ил.

1401637

35

45

Изобретение относится к технике связи и может использоваться для когерентной обработки двоичных дискретных сигналов в каналах связи с частотным уплотнением и с межсимвольной интерференцией в условиях быстрой перестройки работы с одного канала на другой.

Цель изобретения — уменьшение времени перестройки при обработке сигналов с межсимвольной интерференцией.

На чертеже изображена структурная электрическая схема предложенного перестраиваемого демодулятора.

Перестраиваемый демодулятор содержит фильтр 1, дискретизатор 2, первую дискретно-аналоговую линию 3 задержки, первый делитель 4, второй делитель 5, блок 6 синхронизации, первый счетчик 7, коммутатор 8, второй счетчик 9, программируемый запоминающий блок 10, цифроаналоговый преобразователь l l, сумматор-накопитель 12, вторую дискретно-аналоговую линию 13 задержки, блок 14 выбора максимального напряжения, решающий блок 15, программновременной блок 16.

Перестраиваемый демодулятор работает следующим образом.

Аддитивная смесь y(t) полезного сигнала и шума поступает на вход фильтра 1, полоса пропускания йF которого определяется из условия sЕ)2/«, где д(— интервал дискретизации. С выхода дискретизатора 2 последовательность выборочных y(izt) (i = 1, 2, ...) значений из процесса y(t) поступает на первую дискретно-аналоговую линию 3 задержки, имеющую N отводов, причем N = L. и, где и — количество отсчетных значений при дискретизации на длительности Т информационного символа. Время задержки между двумя соседними отводами дискретно-аналоговой линии 3 задержки (ДАЛЗ) равно интервалу дискретизации

ht = Т/п, а общее время задержки сигнала в первой ДАЛЗ 3 составляет величину

N л t = LT.

За время д(осуществляются операции дискретной свертки выборочных значений у ((1 — ))ь() (j = 1,2, ...), хранящихся в

ДАЛЗ на i-м интервале Ь(со всеми возможными видами сигналов, форма которых зависит от комбинаций (L 1) предыдущего и (L — >1) последующего символов. Для этого на каждом интервале времени < = Л(/М, где М = 2, " ), происходит формирование одного из возможных видов импульсного отклика, соответствующего определенной комбинации предыдущих и последующих символов. Для получения на этом интервале времени Т значения дискретной свертки 1х1 выборочных значений входного процесса с

N выборочными значениями одной формы импульсного отклика к N отводам первой

ДАЛЗ 3 подключается через коммутатор 8 вход опорного напряжения цифроаналогового преобразователя (ЦАП) 11, выход которого соединен с сумматором-накопителем 12.

На выходе сумматора-накопителя 12 образуются на каждом интервале времени v значения дискретной свертки. В качестве коммутатора могут быть использованы микросхемы К590КН6, а роль сумматора-накопителя может выполнять, например, интегратор со сбросом.

Все возможные виды импульсных откликов согласованного фильтра записаны в программируемом запоминающем блоке 10, причем каждый отклик представлен N значениями чисел, имеющих 1 разрядов. Процедура перебора всех возможных вариантов импульсного отклика осуществляется следующим образом.

На первом интервале последовательно во времени с частотой 1/%,„ = NPt. происходит считывание 1-разрядных чисел из программируемого запоминающего блока 10 и соответственное изменение коэффициента передачи ЦАП 11, выполняющего функции блока взвешивания. Одновременно (синхронно) происходит подключение отводов первой

ДАЛЗ 3 с помощью коммутатора 8 к входу опорного напряжения ЦАП 11.

Таким образом, первое значение первой формы импульсного отклика умножается на первое выборочное значение у ((1 — 1) «) (j =-1), хранящееся на интервале i «на первом отводе ДАЛЗ 3; второе значение импульсного отклика умножается на второе выборочное значение у ((i — 2) àt) (j = 2), хранящееся на втором отводе ДАЛЗ 3 и т. д. до N-го значения импульсного отклика.

С помощью сумматора-накопителя 12 N значений результатов перемножения указанных напряжений суммируются и на его выходе формируется первое значение дискретной свертки входного процесса y(t) с первой формой импульсного отклика.

На втором интервале, также с частотой

1 r,„ = N/С, происходит считывание 1-разрядных чисел из программируемого запоминающего блока 10, но из другой области памяти, соответствующей второй форме импульсного отклика. Осуществляется синхронное подключение отводов ДАЛЗ 3 к входу опорного напряжения ЦАП 11.

Таким образом, первое значение второй формы импульсного отклика умножается на первое выборочное значение у ((i — 1)at); второе значение второй формы отклика умножается на второе выборочное значение у ((i — 2) д t) и т. д. Полученные результаты суммируются также с помощью сумматоранакопителя 12.

На третьем и следующих (до М-го) интервалах времени процедура вычисления значений свертки повторяется с изменением лишь областей считывания чисел из програм140163, 15

25

Формула изобретения

40

50

55 мируемого запоминающего блока 10. Суммирование значений напряжений на данном интервале времени ч. осуществляется независимо от величины суммы, полученной на предыдущем интервале т, т. е. после записи результата суммирования во вторую ДАЛЗ

13 и обнуления сумматора-накопителя 12 в моменты времени, кратные Ч.

После осуществления полного перебора ваех значений импульсного отклика на данном интервале времени д1 происходит очередной сдвиг выборочных значений у(1 д1), записанных в ДАЛЗ 3, и процедура перебора повторяется вновь.

Работа программируемого запоминающего блока 10, сумматора-накопителя 12, коммутатора 8 синхронизирована с работой первой ДАЛЗ 3 и дискретизатора 2. При этом работой дискретизатора 2 и первой

ДАЛЗ 3 управляет импульсная последовательность, формируемая на выходе первого делителя 4 и имеющая частоту следования импульсов fä —— и/Т.

Последовательное подключение отводов первой ДАЛЗ 3 к входу опорного напряжения ЦАП 11 и изменение значений импульсного отклика, храняшихся в цифровой форме в программируемом запоминающем блоке 10, осуществляется с помошью P-разрядного первого счетчика 7, выходные разряды которого подключены к управляющим входам коммутатора 8 и первым P-входам программируемого запоминающего блока 10.

При этом изменение значения младшего (1-го) разряда этого счетчика происходит через интервал времени 1,„= /N = Т/и М N.

Такая последовательность с частотой следования импульсов f,„ = 1/,„ поступает с первого выхода блока 6 синхронизации на тактовый вход первого счетчика 7.

На выходе сумматора-накопителя 12 на каждом интервале времени д1 образуется М значений дискретной свертки входного процесса y(t) со всеми возможными формами импульсного отклика. В соответствии с алгоритмом работы демодулятор выбирает максимальное значение напряжения свертки на каждом интервале времени д(. С этой целью в моменты времени qr, где q = 1, 2, ..., M, происходит запись полученных значений дискретной свертки во вторую ДАЛЗ 13. Запись этих значений осушествляется импульсами, следующими с частотой fz = 1/Е с выхода второго делителя 5, подключенного к второму выходу блока 6 синхронизации. С помошью этих же импульсов происходит обнуление сумматора-накопителя 12 и изменение состояния второго счетчика 9, и разрядов которого соединены с вторыми m-входами программируемого запоминаюшего блока 10.

Изменение m-разрядного кода на единицу младшего разряда приводит к изменению области памяти при считывании чисел из программируемого запоминающсго блi ка III, что соответствует другой формс пчп).ш«ll()го отклика.

В моменты времени 1 д1 па .Ч выхо,ш. второй ДАЛЗ 13 прпсутствукя. sH;I ICHII>l;IIIiкретных сверток входного сигналы со в смп возможным и ком бина ция м и им пуз ьспо го отклика, соответствующими различным чсредованиям носледуюших и преды.едуших информационных символов. В эти жс момеHты времени на выходе блока 14 выбора максимального напряжения получается максимальное значение свертки. Блок выбора максимального напряжения может представлять собой М-входовый селектор максимального из М-сигналов, построенный, например, на основе схемы для выбора максимального из двух сигналов.

Решение о переданном двоичном символе принимается на основании сравнения напряжения на входе решающего блока 15 с нулевым уровнем в моменты времени КТ (К =

= 1, 2,...). Импульсная последовательность, необходимая для управления работой решаюшего блока 15, формируется на соответствуюшем выходе блока 6 синхронизации.

Обеспечение режима быстрой перестройки демодулятора сигналов осуществляется путем переключения областей памяти программируемого запоминаюшего блока 10.

Такая перестройка происходит с помощью программно-временного блока 16.

Перестраиваемый демодулятор дискретных сигналов, соде ржашии последовательно соединенные фильтр, дискретизатор, первую дискретно-аналоговую линию задержки, а также сумматор-накопитель, решающий блок, управляющий вход которого соединен с первым выходом блока синхронизации, выход решаюшего блока является выходом lleрестраиваемого демодулятора, отличающийся тем, что. с целью уменьшения времени перестройки при обработке сигналов с межсимвольнойй интерференцией, введе ны два делителя, программно-временной блок, первый счетчик, коммутатор, последовательно соединенные второй счетчик, программируемый запоминаюший блок и цифроаналоговый преобразователь, вторую дискретно-аналоговую линию задержки, блок выбора чаксимального напряжения, причем второй выход блока синхронизации соедин H с входом первого счетчика и через первый <слптсль -— с вторыми входами дискрстпзатора и псрвой дискретно-аналоговой линии за.Imp I.II, выходы которого соединены с одними входами коммутатора. другие входы которого соединены с выходами псрвого счстчика, сосдиненными с другllxlll входачи IIpol рачмпруемого запоминаюгцсго б. гока, соотвст твующие входы которого соединены с выходами программно-временного блока, выход цифроаналогового преобразователя соединен с первым входом сумматора-накопителя, выход которого соединен с первым входом второй дискретно-аналоговой линии задержки, выходы которой соединены с входами блока выбора максимального напряжения, выходом соединенного с вторым входом решающего блока, третий выход блока синхронизации через второй делитель соединен с вторыми входами второй дискретно-аналоговой линии задержки, сумматора и входом второго счетчика, выход коммутатора соединен с соответствующим входом цифроаналогового преобразователя.

Составитель Н. Лазарева

Редактор A.Шандор Техред И. Верес Корректор О. Кравцова

Заказ 254 56 Тираж 660 Подписное

ВНИИ!!И Госуд I;)cTBE Híoão когиигета ССС!з по дела. и изобретений. и открытий ! I 3035, Москва, Ж 35, аушская наб., д. 4/5 ! (ропзводственнс-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4