Оперативное запоминающее устройство с коррекцией ошибок по методу мажоритарного декодирования

 

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам с коррекцией ошибок, и может быть использовано при создании последних в интегральном исполнении. Целью изобретения является повышение надежности работы устройства. Устройство содержит основной 1 и дополнительный 2 блоки памяти, блок 3 кодирования, блок 4 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, блок 5 мажоритарных элементов, блок 6 управления, первый 11 и второй 12 блоки свертки по модулю два, мультиплексор 13. В запоминающем устройстве осуш.ествляется автоматическое обнаружение неисправности блоков 2 и 3 на этапе изготовления, что повышает достоверность тестирования и снижает его продолжительность в ходе эксплуатации устройства. 2 ил. с

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН дц 4 G 11 С 2900

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

10

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4153208/24-24 (22) 22.09.86 (46) 15.07.88. Бюл. № 26 (72) А. С. Березин, В. И. Кимарский, Ю. И. Кузовлев, Е. М. Онищенко, С. В. Сушко и И. В. Черняк (53) 681.327 (088.8) (56) Электроника, 1983, № 18, с. 59, рис. 1.

Авторское свидетельство СССР № 1073799, кл. G 11 С 29/00, 1982. (54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК ПО МЕТОДУ МАЖОРИТАРНОГО ДЕКОДИРОВАНИЯ (57) Изобретение относится к вычислительной технике, в частности к запоминающим

„„SU„„1410105 А1 устройствам с коррекцией ошибок, и может быть использовано при создании последних в интегральном исполнении. Целью изобретения является повышение надежности работы устройства. Устройство содержит основной 1 и дополнительный 2 блоки памяти, блок 3 кодирования, блок 4 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, блок 5 мажоритарных элементов, блок 6 управления, первый

11 и второй 12 блоки свертки по модулю два, мультиплексор 13. В запоминающем устройстве осуществляется автоматическое обнаружение неисправности блоков 2 и 3 на этапе изготовления, что повышает достоверность тестирования и снижает его продолжительность в ходе эксплуатации устройства. 2 ил.

1410105

Формула изобретения с, с2

Усев?

Составитель В. Рудаков

Редактор А. Лежнина Техре И. Верес Корректор А. Тяско

Заказ 3487/49 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий ! !3035, Москва, Ж- 35, Раушская наб.,,>. 4/5

Производственно-полиграфиисское предприятие, г. Ужгород, ул. Проектная, 4

Изобретение относится к вычислительной

)ехнике, в частности к оперативным запоминающим устройствам, и может быть исполь: овано при создании устройств со встроенной

Коррекцией ошибок.

Цель изобретения — повышение надежНости устройства.

На фиг. 1 представлена структурная

Схема оперативного запоминающего устройства с коррекцией ошибок по методу мажо11итарного декодирования; на фиг. 2 — при-! у1ер кодирующей матрицы, по уравнениям коорой блок кодирования формирует контольные разряды.

Устройство содержит (фиг. 1) основной и дополнительный 2 блоки памяти, блок 3 одирования, блок 4 элементов ИСКЛЮЧАЩЕЕ ИЛИ, блок 5 мажоритарных элеентов, блок 6 управления, информационные ходы 7, информационные выходы 8, вход обращения, вход 10 выбора режима, перый 11 и второй 12 блоки свертки по моду,1кз два, мультиплексор 13 и тестовый вы1!Од 14.

Устройство работает следующим обра11ом.

Устройство использует для коррекции

11шибок низкоплотностной (10 — 6) код с мажоритарным декодированием.

В режиме записи в блок 1 данные посту1!ают непосредственно с информационных

Входов 7 устройства — сигналыЮ вЂ” D, а в лок 2 — с выходов блока 3 кодирования— игналы С1 — С (адресные входы блоков 1

2 на фиг. 1 не показаны). Проверка праильности кодирования входных сигналов

Основана на том свойстве кодирующей мат)рицы (фиг. 2), применяемом при мажоритарНом декодировании выходных сигналов, что сумма по модулю два контрольных разрядов

Всегда должна быть равна нулю. Поэтому появление в режиме записи на выходе блока

11 сигнала уровня «1» указывает на нарушение работы блока 3 кодирования (рассматриваются только однократные ошибки).

Аналогичная проверка правильности хранения контрольных разрядов в блоке 2 выполняется с помощью блока 12.

Мультиплексор 13 обеспечивает пропуск на тестовый выход 14 устройства в режиме записи сигнала с блока 11, а в режиме считывания — — сигнала с блока 12.

Оперативное запоминающее устройство с коррекцией ошибок (Io методу мажоритар10 ного декодирования, содержащее основной и дополнительный блоки памяти, блок управления, блок кодирования, блок элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ и блок мажоритарных элементов, выходы которого являются информационными выходами устройства, t 5 причем информационные входы основного блока памяти и входы блока кодирования поразрядно объединены и являются информационными входами устройства, адресные входы основного и дополнительного блоков памяти поразрядно объединены и являются

20 адресными входами устроиства, выходы блока кодирования подключены к информационным входам дополнительного блока памяти, выходы основного блока памяти соединены с входами первой группы блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и блока мажоритарных элементов входы второй группы которого подключены к выходам блока элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ, входы второй группы которого соединены с выходами дополнительного блока памяти, входы записи-чтения основного и дополнительного блоков памяти соединены с выходом блока управления, входы которого являются входом обращения и входом выбора режима устройства, отличающееся тем, что, с целью повышения надежности устройства, в него введены пер35 вый и второй блоки свертки по модулю два и мультиплексор, первый и второй информационные входы которого подключены соответственно к выходам первого и второго блоков свертки по модулю два, входы кото40 рых соединень1 соответственно с Bblxo321H блока кодирования и дополнительного блока памяти, выход блока управления соединен с управляющим входом мультиплексора, выход которого является тестовым выходом устройства.