Устройство адресации памяти

 

Изобретение относится к вычислительной технике и может быть использовано при расширении памяти вычислительных систем. Целью изобретения является расширение функциональных возможностей устройства за счет автоматического поиска информации о распределении памяти и независимой адресации памяти всеми абонентами. В устройство, содержащее микропроцессор 1, блок 2 прямого доступа к памяти,, адресную 3 и информационную 4 магистрали, мультиплексор 6, дешифратор 7 и блок 8 преобразования адреса, введен шифратор 5 номера абонента. В качестве абонента может выступать микропроцессор 1 или любой независимо программируемый канал блока 2 прямого доступа к памяти. Шифратор 5 преобразует код наличия активного абонента в бинарный код адреса области блока 8, соответствующей этос му абоненту. 3 ил. (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУБЛИН ц11 4 G 06 F 12/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ASTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4179030/24-24 (22) 07.01 87 (46) 23,07.88. Бюл. В 27 (72) А.Н.Доколин и И.N.Âòþðèíà . (53) 681. 325 (088. 8) (56) Заявка ЕПВ 9 0113476, кл. G 06 F 13/00, G 11 С 9/06, 1984.

Заявка ФРГ У 3202322, кл. G 06 F 9/22, G 06 F 13/06, 1982. (54) УСТРОЙСТВО АДРЕСАЦИИ ПАМЯТИ (57) Изобретение относится к вычис- лительной технике и может быть использовано при расширении памяти вычислительных систем. Целью изобретения является расширение функциональных возможностей устройства за счет

„.SU„, 1411756 А1 ав тома тич еско го поиска информации о распределении памяти и независимой адресации памяти всеми абонентами. В устройство, содержащее микропроцессор 1, блок 2 прямого доступа к памяти, адресную 3 и информационную 4 магистрали, мультиплексор

6, дешифратор 7 и блок 8 преобразования адреса, введен шифратор 5 номера абонента. В качестве абонента может выступать микропроцессор 1 или любой независимо программируемый канал блока 2 прямого доступа к памяти. Шифратор 5 преобразует код наличия актив-. ного абонента в бинарный код адреса области блока 8, соответствующей это- Я му абоненту. 3 ил.

1411756

Изобретение относится к вычислительной технике и может быть использовано при расширении памяти вычисли-! тельных систем, Цель изобретения — расширение функциональных возможностей устройства за счет автоматического поиска информации о распределении памяти и независимой адресации памяти всеми абонентами, На фиг.1 приведена функциональная схема устройства адресации памяти; на фиг.2 и 3 — распределение адресных и информационных линий связи устройства адресации памяти.

Устройство содержит микропроцессор 1, блок 2 прямого доступа к памяти, адресную 3 и информационную 4 магистрали, шифратор 5 номера абонента, мультиплексор 6, дешифратор 7 и блок

8 преобразования адреса.

Устройство работает следующим образом.

В режиме программирования микропроцессор 1 заносит во внутренние регистры блока 2 прямого доступа к памяти индивидуальную для каждого из каналов этого блока информацию. Эта информация определяет начальный адрес.,по которому осуществляется пересылка данных, объем пересылаемого массива данных (количество циклов пересылки), режим работы и уровень приоритета канала. Благодаря индивидуальной программной настройке каналов блока 2 прямого доступа к памяти каждый из этих каналов является самостоятельным абонентом и может претендовать на независимое распределение памяти. .Запись данных с входов D,D»

D во внутренние регистры блока 2 прямого доступа к памяти (фиг.2) осуществляется по стробу записи, поступающему на вход записи этого блока, при наличии активного уровня сигнала

ЭС на входе С$. Адрес, который пос1 тупает на входы АО, А„,...,А,, блока

2 прямого доступа к памяти, не требует преобразования и является физическим адресом внутренних регистров блока.

Согласно изобретению блок 8 преобразования адреса осуществляет хранение индивидуальной для каждого из абонентов (микропроцессора 1 или каналов блока 2 прямого доступа к памяти) информации о распределении памя- ти, Изменение этой информации может осуществлять микропроцессор 1 в режиме программирования. В этом режиме все ячейки блока 8 преобразования адреса рассматриваются как порты вывода.

Запись данных с входов 0,D „ ..., D< в ячейки (порты вывода) блока,8 преобразования адреса (фиг.3) осуществляется .по адресам, определяемым кодом на входах Ад, А,...,А, при наличии сигнала активного уровня DC на входе. В режиме программирования код адреса на входах АО, А „,...,А„ блока 8 является физическим, Усло в и ем во з ник н ов ен ия ак тив но го уровня сигнала ЭС на выходе элемента 2И дешифратора 7 является наличие строба записи на первом входе этого элемента и сигнала активного уровня, поступающего с выхода 1 дешифратора кода DC дешифратора 7, на втором его входе. Активный сигнал на выходе 1 дешифратора кода DC дешифратора 7 появляется в случае, если на входах

l,2,...,M этого дешифратора присутствует код адреса для выборки блока

8 преобразования адреса, а на входе

EN-активный уровень сигнала разрешения, поступаюшего с выхода блока 2 прямого доступа к памяти. Сигнал разрешения является активным в режиме программирования и приобретает пассивный уровень при активизации любого канала блока 2 прямого доступа к памяти.

При наличии активного уровн» сигнала ОС на входе А мультиплексора 6 (фиг.3) последний ориентирован на передачу кода адреса ячейки (порта вывода) блока 8 преобразования адреса с входов 1.0, !.1,...,1.V на выходы 0,1,...,V, 1Пина 3 адреса является общей для микропроцессора 1 и блока 2 прямого доступа к памяти, который содержит

N каналов. По этой.шине в режиме пересылки данных осуществляется передача логического адреса памяти устройства обработки данных. Независимость адресации памяти устройства обработки данных в этом режиме достигается благодаря тому, что каждый из абонентов (микропроцессор 1 или каналы блока 2 прямого доступа к памяти) при формировании физического адреса памяти устройства обработки данных обращается к собственным областям памяти

1411756 . блока 8 преобразования адреса, и которых хранится информация. о распределении памяти, индивидуальная для каждого из этих абонентов.

Микропроцессор 1 и блок 2 прямого доступа к памяти могут нзаимодействовать между собой по принципу захвата управления, каналы прямого доступа к памяти блока 2 прямого доступа к памя-10 ти конкурируют межцу собой согласно присвоенным уровням приоритета.

Согласно изобретению опознание активизирующегося абонента и выбор соответствующей ему области блока 8 15 преобразования адреса осуществляется с помощью шифратора 5 номера абонента. Шифратор 5 номера абонента осуществляет преобразование N-разрядного кода, отражающего наличие активно- 20 го абонента, в.М-разрядный код (бинарный) адреса области блока 8 преобразования адреса, принадлежащей этому абоненту. Например, при нали" чии в устройстве обработки данных десяти абонентов (одним из которых является микропроцессор) функции шифратора выполняет преобразователь десятичного кода в десятичный бинарный код. Такой преобразователь реали" 30 зует систему функций Ф =АКО+АК +АК„+АК +АК ф1 =АК1+АК2+АК +АКб 3

Ф АК +АК +АК +АК

3, 5 б (1) фз =АК +AKg

35 где АК, АК 1,..., AK > — входные сигналы преобразователя; фо, ф,, Ф, ф„, — выходные сигналы преобразо- 40 вателя.

Появление сигнала активного уровня на одном из входов 0 1 И шифратора 5, однозначно идентифицирую" щего номер активного канала блока 2

45 прямого доступа к памяти, вызывает появление на выходах 0,1,...,М шифратора кода адреса, который определяет область блока 8 преобразования адреса, соответствующую этому каналу.

Пассивные уровни сигналов на входах

0,1,...,N шифратора 5 означают, что активным является микропроцессор 1.

В режиме пересылки данных уровень сигнала DC q, формируемого дешифратором 7, является пассивным. Причиной появления пассивного уровня на выходе элемента 2И дешифратора 7 является наличие сигналан пассивного урання на входе (входах) этого элемента. Пас" синный уровень сигнала на первом входе элемента 2И обусловлен тем, что строб записи в порт вывода при активизации микропроцессора 1 не форми-руется. Причиной пассивного сигнала на втором входе элемента 2И является запрет дешифрации кода адреса для выборки блока 8 преабразонания адреса дешифраторам кода дешифратора 7, что является следствием появления сигнала пассивного уровня на входе разрешения этого дешифратара .при активизации любого из М каналов блока

2 прямого доступа к памяти.

Пассивный уровень сигнала ОС на. входе А ориентирует мультиплексор 6 на передачу кода адреса с входов 2,0, 2,1...,2.М+И на выходы 0,1...,V.

Пассивный уровень сигнала DC на входе чтения блока 8 преобразования адреса разрешает считывание адресной информации на выходы D<,D „„,-,D < этой памяти по адресам, передаваемым с выходов 0,1,...V .мультиплексора 6.

Согласно изобретению в.режиме пересылки данных кад адреса, передаваемый с входов 2.0, 2.1,...,2.М+Н на выходы 0,1. ..V мультиплексора 6 и далее на входы Аа,А1,...А блока 8 преобразования адреса, состоит из двух частей: старшая часть (разряды кода адреса, поступающего на входы

2.0, 2.1,...,2.М мультиплексора 6) идентифицирует область памяти блока

8 преобразования адреса, соответствующую активному абоненту; младшая часть (разряды кода адреса. поступающего на входы 2,М+1, 2.М+2,...,2.М+Н мультиплексора 6) соответствует старшим разрядам кода логического адреса

А „,Ay«...,,А +» формируемого активными абонентами, и определяет ячейку памяти н выбранной области амяти блока 8 преобраэанания адреса, Таким образом, устройства обеспечинает автоматический поиск информации о распределении памяти и независимую адресацию памяти устройства обработки данных всеми абонентами, использующими предлагаемое устройство, Формула изобретения

Устройство адресации памяти, содержащее блок прямого доступа к памя-5 1411756 6 ти, дешифратор, мультиплексор, блок первый информационный вход которого преобразования адреса, причем адрес- соединен с соответствующими разряданый вход устройства соединен с адрес- ми адресного входа устройства, "выным входом-выходом блока прямого дос-, ход мультиплексора соединен с адрес5 тупа к памяти, информационный вход- ным входом блока преобразования адре-. выход устройства соединен с информа- са, выход которого является выходом ционным входом блока прямого доступа старших разрядов адреса устройства, к памяти, информационный вход блока выход младших разрядов адреса устпреобразования адреса подключен к со- ip ройства соединен с соответствующими ответствующим разрядам информационно- разрядами адресного входа устройства, ro входа-выхода устройства, вход уп- о т л и ч а ю щ е е с я тем, .что, равлення записью устройства соединен с целью расширения функциональных с входом управления записью блока пря- возможностей эа счет автоматического мого доступа к памяти и с входом 15 поиска информации о распределении пастробирования первого канала дешиф- мяти и независимой адресации памяти ратора, информационный вход которогЬ всеми абонентами, в него введен шифсоединен с соответствуняцими разряда- ратор номере абонента, выход которого ми адресного входа устройства, вход соединен с первыми разрядами второго

| блокировки дешифратора соединен с вы- 20 информационного входа мультиплексора

Р ходом разрешения блока прямого досту- остальные разряды второго информаципа к памяти, вход выборки которого онного входа которого соединены с сосоединен с выходом нулевого канала ответствующими разрядами адресного дешифратора, выход первого канала ко- входа устройства, вход шифратора ноторого соединен с входом запись-чте- 25 мера абонента соединен с выходом подние блока преобразования адреса и тверждения активности блока прямого входом управления мультиплексора, .доступа к памяти.

1411756

Составитель И.Андреев

Техред N.Дидык Корректор О.Кравцова

Редактор П.Гереши

Заказ 3663/45 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4!5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4