Процессор для преобразования цифровых сигналов по хааро- подобным базисам

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУБЛИК (50 4 G 06 F 15/332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4185975/24-24 (22) 22.01,87. (46) 23.08.88. Бюл у 3 1 (7 1) Хозрасчетный научно-исследовательский институт "Алгоритм" при Узбекском научно-производственном объединении "Кибернетика" АН УЗССР (72) И.И.Исмагилов (53) 681 32(088.8) (56) Рабинер Л., Гоулд Б. Теория и применение цифровой обработки сигналов.- N.: Мир, 1978.

Авторское свидетельство СССР

9 1!68966, кл. G 06 F 15/332, 1985.

;(54) ПРОЦЕССОР ДЛЯ ПРЕОБРАЗОВАНИЯ ЦИФРОВЫХ СИГНАЛОВ ПО ХААРО-ПОДОБНЫМ, БАЗИСАМ (57) Изобретение относится к радиоэлектронике и может быть использованс в системах цифровой обработки сигна-.

„„SU„„1418745 А 1 лов, основанных на ортогональном преобразовании по Хааро-подобным базисам, когда объем входной выборки N

= К1К ...К„, где К; — натуральные числа. Цель изобретения — упрощение устройства. Процессор содержит информационный вход i вычислительные. блоки 21-2„, переключатель 3 -3„, блоки регистров сдвига 4 „-4, 5,-5 „,блок синхронизации 6. Вычислительный блок

2, содержит элементы задержки 7, -7„, коммутатор 8, К умножителей 9,-9„, К„ узлов памяти 10,-10, и сумматор

11, i-й (i = 2,n) вычислительный блок

2 содержит элемент задержки 12, умножитель 13, узел памяти f4, сумматор

15, регистры сдвига 16<-16к и ключ.

Процессор также имеет элемент задержки 18 и информационный выход 19.

2 .ил.

1418745

Тш„@1к, Ф

1 ш Т 1» ® A g

Тт ©1к где р /я . I >@A к. О, 1. 2п-1 р

Х 11-8 (Н

59 кп О

И(1} = П К ; ш

О Т„„- N(i) /К;, К-К 1>

" символ кронекегова произведе- где е ния; 55 единичная матрица порядка m„ вектор строка из К;, единиц;

i-я формирующая матрица по-. рядка (К; х К,.);

1к;

Изобретение относится к радиотехнике и может быть использовано в сис;: темах цифровой обработки сигналов, 1, основанных на ортогональном преобра- 1

5 зовании по Хааро-подобным базисам, когда объем входной вь1борки N = К „

К, ..., К „, где К; — любые натур альные числа, i = 1, и, Цель изобретения — упрощение про- 19 цессора путем снижения аппаратурных затрат, на его реализацию в случае,, когда объем входной выборки N = K,,К», ..., К„(K„, К ... К „> К ), 2,п. 15

На фиг.1 представлена блок-схема процессора для преобразования сигна; лов по Хааро-подобным базисам," на . фиг.2 — временные диаграммы работы блока синхронизации. 29

Процессор содержит информационный вход 1. вычислительные блоки 2 -2„ переключатели 3 -3„, блоки 4 -4 „й

5, -5„регистров сдвига, блок 6 синхронизации. Вычислительный блок 2 25 содержит N = 2(K — 1) соединенных I последовательно элементов 7„ -7 задержки, коммутатор 8, К, умножителей

91-9К, К> узлов 10 -10, памяти и

1 сумматор 11, i-й (i 2,п) вычисли- 3 тельный блок 2 содержит тактируемый элемент. 12 задержки, умножитель 13, узел 14 памяти, сумматор 15, группу из К последовательно соециненных регистров 161-16 к сдвига и ключ 17 35 элемент 18 задержки, информационный выход процессора 19, позициями 20-25 обозначены входы и выходы, Принцип действия процессора основан на использовании рекурентных соотношений для Хааро-подобных матриц порядка N K1 К .. ° К „:

Нй= R Н "° ° Rè

Ак, — матрица, составленная из пос1 ледних K — 1 строк матрицы Ак,.

Процессор реализует следующий алгоритм преобразования по Хааро-подобным базисам:

Г = ГН„= ГКР» ... RÄ где f — входной вектор размерности

К1 К» ° ° °

P — вектор коэффициентов преобразования.

Для преобразования коэффициентов преобразования необходимо и этапов.

Преобразование на каждом »-м (i = 1,n) этапе описывается выражением где f;, — выходнои массив (i-1) — го этапа преобразования.

Для вычислений на каждом »-м этапе используются N(i) элементов входного вектора f „, остальные элементы являются конечным результатом преобразования.

Процессор реализует этот алгоритм преобразования следующим образом.

На вход первого вычислительного блока 2 поступают отсчеты дискретно1 го сигнала с частотой тактовых импульсов. На К,-й такт на входе блока

2„ и на первом входе коммутатора 8 появляется К,-й отсчет S „, на выходе первого элемента 7, задержки и на втором входе коммутатора 8 — (К1"1)"й отсчет S к, и т.д., при этом на вы1ходе (К -1)-ro элемента 7 g -1 задерж1 > ки и на К,-м входе коммутатора 8 первый отсчет S Таким образом, на

К,-м такте через первые К 1 информационных входов коммутатора 8 К, отсчетов сигнала подаются на первые входы умножителей 9.,-9к,.на вторые

К1 Э входы которых поступают коды значений элементов первой строки матрицы

А к, (а„-a ) с выходов узлов 10„10 к памяти. Узел 10 (1 = 1,К„),со держит К„ соединенных последовательно регистров сдвига, в которых хранятся в виде двоичных кодов элементы j-ro столбца матрицы А . Взвешенные отсчеты сигнала суммируются в сумматоре 11, т.е. вычисляется сумма (, =

К,.

= 5 а„.S..

11

На (К +1)-м такте к информационным

ыходам коммутатора 8 подключены его нформационные входы с второго по (К,+ 1)-й, в результате чего на первые входы умножителей поступают отсчеты

1418745

S -S „ . На вторые входы умножителей

9,-9 (, подаются элементы второй строки матрицы А(,, с выходов узлов 10

10к, памяти. В результате на сумма-

К1 торе вычисляется сумма ц = .- а . х .1 С х S )(1

Таким образом, последовательно вы10 числяются суммы Q = 2 а S., при

1 г,.», 1 1 этом на (2К -1)-м такте первый вычис1 лительный блок 2 заканчивает преоб1 разование по основанию К „первых К, отсчетов сигнала.

Первая из К, вычисленных сумм Q, через первый выход переключателя 3, 1 I на К-м такте переписывается в элемент

f2 задержки второго вычислительного блока 2 . На остальных К„-1-х тактах переключатель 3, включен на второй вход и остальные (К,-1) вычисляемых сумм Q;, i = 2, К,, являющиеся коэффицивнтами преобразования по Хаароподобному базису с номерами (m+ 1)25 (m,+К„-1), поступают на вход регистров 4, первого блока, на которые подаются тактовые импульсы в течение

К„-1 тактов .

Следующие К„ тактов, начиная с

2К,-го, первый вычислительный блок производит преобразование следующих

К входных отсчетов (S(, +1)-Я к и (1 Ы1 т.д.

После N-ro такта на вход первого 35 вычислительного блока начинают поступать отсчеты следующей выборки, составленной из N отсчетов, а сумматор

11 за К„-1 тактов вычисляет последние

К -1 коэффициентов преобразования 40 предыдущей выборки с порядковыми но- мерами с (N-К„+2)-ro no N-й, которые через переключатель 3, поступают на вход группы регистров 4 1 сдвига.

На следующем такте первый вычисли-45 тельный блок 2„ вычисляет первую сумму Q, от первых К„ отсчетов второй выборки. На этом такте из блока синхронизации подается стробирующий им- пульс на вход разрешения записи пер- 50 вой группы регистров сдвига второго блока, разрешающий поступление коэффициентов преобразования из группы регистров 4 сдвига в соответствующую ( группу регистров 5, сдвига. 55

Второй вычислительный блок 2 работает следующим образом. Записанная с выхода блока 2, через переключатель

3 на К -м такте в элемент 12 задерж1 1 ки сумма 0 подается на первый вход ( умножителя 13, на второй вход которого поступает первый элемент первой строки матрицы А с узла 14 памяти. 1

Узел 14 памяти содержит К последог вательно соединенных регистров сдвига, в которых последовательно записаны в виде двоичных кодов столбцы матрицы А(, . На следующих К>-1 тактах

2 на второй вход умножителя 13 последовательно подаются элементы первого столбца матрицы А(,г аь, a > ° ак

2е

Взвешенные значения Ц1 с выхода умножителя подаются на первый вход сумматора 15 выход которого подключен к входу регистра 161 сдвига. На второй вход сумматора через ключ 1? подключен выход регистра 16 < . Ключ 17 в течение этих К тактов закрыт, поэтому на второй вход сумматора 15 в течение первых К тактов поступает уровень логического "0 . При этом на регистрах 16, — 16(, сдвига записаны соответственно значения произведений

Q à(к,,1,, ..., Q .а г Q,à... О, а на выходе сумматора — значение (а „„.

1 (На 2К -м такте в элемент 12 задержки записывается значение Я второй группы отсчетов сигнала S к, -S < которое в умножителе 13 перемножается с вторым элементом а, первой строки матрицы А,, и сумматор 15 производит суммирование текущего результата умножения,со значением произведения

Я„а 1, предыдущего цикла обработки, котооое поступает на второй вход сумматора 15 через открытый ключ 17 с выхода Х -го регистра сдвига. На этом такте тактовые импульсы подаются в регистры 16, — 16„ сдвига и информация

"2 в них сдвигается, при этом в первом регистре 16 сдвига записывается про( изведение ((,а „ предыдущего цикла обработки. На следующем (2К1+1) м такте в умножителе 13 (P умножается

1 на элемент а и суммируется со значением Q, а, предыдущего цикла с ( выхода К -го регистра сдвига, т.е. формируется частичная сумма Р (Q а, + Q „B . Таким образом осуществляется К -2 последовательных формирований частичных сумм Рз, ..., P(, в течение следующих тактов. Далее процесс формирования частичных сумм продолжается со значениями Яз(, На (К„ К )-м такте на выходе сумматора 15 значение

1418745

Р Qà„+Q а, +...+ Q а„, (г кг которое через переключатель 3 вклю1 ченный на этом такте на первый выход поступает на третий вычислительный блок 2> и записывается в его элемент

12 задержки. На следующих Кг-1 тактах переключатель 3г включен на второй выход и остальные К -1 сумм Р1

kg.

=Е

Qt a,, j 2,К, являющиеся ко1-t /1 эффициентами преобразования по Хаароп гдобному базису с номерами (m +1)Т (ш +Кг-1)--поступают на вход регистров

4: сдвига второй группы первого блока.

Следующие К, К тактов, начиная с (К „ К +К,)-го такта, второй вычислительный блок производит преобразованйе следУющих К г сУмм Ц „г" Кг с выхода вычислительного блока и т.д.

Последующие вычислительные блоки

2> "2 „работают аналогичным образом.

На входы разрешения записи второй группы регистров 51-5, сдвига стробирующие импульсы разрешения записи подаются тогда, когда полностью заполнены регистры сдвига 4,-4 „ „ соответствующих групп второго блока, т.е. перезапись информации осуществляется на (N+K<)-м такте. Переключатель 3 подключает к выходу свой первый вход в течение К„ тактов с задержкой на

Э А л б "с (К ь — 1), где К 1С „

= шах (К „; К, ..., К „, ) тактов относительно момента поступления на вход устройств S -ro отсчета, и через него на выход процессора поступают первые К коэффициентов преобразования, задержанные в элементе 18 задержки на К тактов. Необходимость использования линии задержки возникает лишь в том случае, когда хотя бы один

К,, ь = 1, и-1 больше К „. В случае, когда К, < <К„для всех i = 1,п-1, отсутствует необходимость использования линии задержки и формирования отдель ных стробирующих импульсов разрешения записи для каждой группы регистров сдвига в отдельности, можно вырабатывать единый импульс с учетом максимального К i = 1 и 1 °

На следующих тактах переключатель

3 подключает к выходу второй вход, на тактовые входы регистров 5,-5 „, сдвига второй группы подается тактовая частота, с которой оставшиеся

N-R коэффициентов преобразования последовательно передаются на выход процессора. Необходимость введения (К „„ К„+1)-ro регистра сдвига в (и-1) (и-1)-ю группу регистров сдвига второго блока связано стем, что отсутствие этого регистра сдвига при выводе коэффициентов привело бы к потере (К + 1)-ro коэффициента преобразования (в случае отсутствия записи их в буферную память), так как первый тактовый импульс вызывает сдвиг информации на один регистр сдвига и на этом такте на выходе процессора имеется (K„+2)-й коэффициент преобразования.

Формула изобретения

Процессор для преобразования цифровых сигналов по Õààðî-подобным базисам, содержащий N (N = K<, К, К„, N — размер преобразования) вычислительных блоков, блок синхронизации, первый и второй блоки регистров сдвига и и переключателей, причем выход

i-го (i = 1,п-1) вычислительного блока подключен к первому информационному входу i-го переключателя, первый вход которого подключен к информационному входу (i+1)-ro вычислительного блока, а выход и-го переключателя является информационным выходом процес- сора, при этом первый вычислительный блок содержит 2(К,-1) элементов задержки, коммутатор, К, умножителей, К, узлов памяти и сумматор, причем первый информационный вход коммутатора соединен с входом первого элемента задержки и является информационным входом процессора, выход j-ro p j — 1, 2, ..., (К1 — 3)g элемента задержки подключен к входу (j+1)-го элемента задержки и (j+1)-му информационному входу коммутатора, (2К1-1)-й информационный вход которого подключен к выходу 2(К,-1)-го элемента задержки, j-A (j = 1, ..., К,) выход коммутатора подключен к первому входу

1-ro умножителя, выход j-го узла памяти подключен к информационному входу j-ro узла памяти и второму входу

j ãо умножителя, выход котопого IIOQ ключен к 1-му входу сумматора, выход которого является выходом первого вычислительного блока, первый блок регистров сдвига содержит и-1 групп регистров сдвига по (К;-1)К;,, ..., К, последовательно соединенных регистров

1418745 сдвига в i-й (i = I,ï-1) группе, второй блок регистров сдвига содержит и- 2 групп регистров сдвига, по (K 1)

К ;,„, ..., К последовательно соеди1 Н ненных регистров сдвига в 1-й (i = 1, К -2) группе и одну группу регистров сдвига из ((К„-1)К „+1"„-х последовательно соединенных регистров сдвига, ВыхОД Д-го (Д = 1» (К;-1)(К,, е ., К,„)l " регистра сдвига i-й (i = I,п-1) группы первого блока регистров сдвига подключен к информационному входу

j-го регистра сдвига i-й группы второго блоков регистров сдвига, выход 1Б ((К ;-1), К1 „, ..., К„)-ro регистра сдвига i-й (i = I,п-2) группы второго блока регистров сдвига, подключен к информационному входу первого регистра сдвига (i+1)-й группы второго 20 блока регистров сдвига, выход (К ь „-1)К„+1 -ro регистра сдвига (и-1)-й группы второго блока регистров сдви-. га подключен к второму информационно.му входу и-ro переключателя., второй выход i-ro (i = I,п-1) переключателя ,подключен к информационному входу первого регистра сдвига i-й группы первого блока регистров сдвига, первый выход первой группы блока синхро- -"" низации лодключен к управляющим входам узлов памяти и коммутатора первого вычислительного блока, 1. и (I,n) выход второй группы блока синхронизации подключен к управляющему входу i ãî переключателя, а вход запуска блока синхронизации является входом запуска процессора, о т л и— ч а ю шийся тем, что, с целью упрощения, он содержит элемент за- 4б держки, причем i-й (i = 2,n) вычислительный блок содержит тактируемый элемент задержки, умножитель, узел памяти, сумматор, ключ и группу из

К ° последовательно сОединеннь х реге-" стрОВ сдвига, при этом инфарь„";ионный вход тактируемого элемента задержки является информационным входом

1-го вычислительного блока, выход тактируемого элемента задержки подключен к первому входу умножителя, выход узла памяти подключен к информационному входу узла памяти и второМу ВХОду уМНОжнтЕЛя, ВЫьод КОтОрОГО подключен к первому входу сумматора. второй вход -<О -oper o пбдключен к выходу К -го регистра сдвига, выход сумматора подключен к информационному входу первого регистра сдви."а н является информационным выходом i Io вычислительного блока, при этом 1 и выход первой гругпы блока синхронизации подключен к управляющему входу узла памяти и тактовым вь.одам регистров сдвига i-го вы ислительного блока, 1-й (I. = I,п-1) выход второй группы

Олока синхгонизации подключен к тактовому Входу тактируемого элемента задержки (i+1)-ro вычислительного блока, i-й (i = I,.è-1) выход третьей группы блока синхронизации подключен к управляющему входу ключа (i+1)-ro вьчислительного блока, тактсвые входы регистров сдвига 1-х (1 — — 1 и-1) групп перього и второго блоков регистров сдвига подключены к 1 м выходам соответственно четвертой и пятой групп блока синхронизации, а входы разрсщения запис:. -регистров сдвига

1=Й (i -= 1 „и 1) rD;:Ã!ïû BTocoI О Оло ка сдвиговых регистров подключены к

1-му выходу юестой группы блока синхронизации, при этом информационный выход и-го вь1числительного блока подключен к входу элемента задержки, выход которого подключен к первому информационному входу и-го переключчтеля

1418745

Редактор В.Петраш

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, -35, Раушская наб., д, 4/5

Заказ 4156/48

П „ зюодетвенно-полиграфическое предприятие, г. Ужгород ул. Проектная, Kg Г и

Составитель А.Баранов

Техред М.Ходанич Корректор N.Âàcèëüåâà