Устройство для тестового контроля цифровых узлов

 

Изобретение относится к вычислительной технике и используется в системах контроля и диагностики цифровых вычислительных устройств. Цель изобретения - повышение производительности контроля. Устройство содержит блок управления, дешифратор, входной и выходной регистры, два коммутатора, блок сравнения, регистр маски, регистр маски входов-выходов, регистр результатов, триггер сбоя, элемент ИЛИ. Устройство обеспечивает возможность наращивания и пррграммируемости числа выводов контролируемых цифровых узлов за счет оперативной реконфигурации структуры устройства. 1 з.п. ф-лы, 3 ил. SS

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) дц 4 G 06 F 11/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТНЕННЬ1Й КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21). 4213585/24-24 (22) 24.03.87 (46) 23.09.88, Бюл. № 35 (71) Таганрогский радиотехнический институт им. В.Д. Калмыкова (72) И.M. Криворучко; Б,С. Секачев, Т.А. Матвеева и Е.В. Итенберг (53) 681.3(088.8) (56) Авторское свидетельство СССР

¹ 962957, кл. G 06 F 11/16, 1981.

Бредев В.А. и др. Диагностика вычислительных машин. — Киев: Техника, 1981. (54) УСТРОЙСТВО ДЛЯ ТЕСТОВОГО КОНТРОЛЯ ЦИФРОВЫХ УЗЛОВ (57) Изобретение относится к вычислительной технике и используется в системах контроля и диагностики цифровых вычислительных устройств. Цель изобретения — повышение производительности контроля. Устройство содержит блок управления, дешифратор, входной и выходной регистры, два коммутатора, блок сравнения, регистр маски, регистр маски входов-выходов, регистр результатов, триггер сбоя, элемент

ИЛИ. Устройство обеспечивает возможность наращивания и программируемости числа выводов контролируемых цифровых узлов за счет оперативной реконфигурации структуры устройства. 1 з.п. ф-лы, 3 ил.

1425682

Изобретение относится к вычислительной технике и предназначено для использования в системах контроля и диагностики цифровых вычислительных устройств.

Цель изобретения — повышение производительности контроля, На фиг. I приведена структурная схема устройства для тестового контроля цифровых узлов; на фиг. 2— . структурная схема дешифратора; на фиг. 3 — структурная. схема блока управления.

Устройство (фиг. 1) содержит дешифратор 1, блок 2 управления, п -входных регистров 3, Il регистров 4 маски входов-выходов, п регистров 5 маски, n блоков 6 памяти, первую группу коммутаторов 7, п блоков 8 сравнения,, и регистров 9 результата, вторую группу коммутаторов 10, контролируемый цифровой узел 11, и выходных ком мутаторов 12, и триггеров 13 сбоя, элемент ИЛИ 14, вход 15 сброса уст- 25 ройства, вход 16 записи устройства, вход 17 чтения устройства, шину 18 адреса, шину 19 данных, выход 20 пуска дешифратора 1, выход 21 установки начального адрЕса дешифратора

1, выход 22 чтения состояния дешифратора 1, выход 23 чтения адреса дешифратора 1, выход 24 чтения сбоев дешифратора 1, группу стробирующих выходов 25 дешифратора 1, выход 26

: установки в 0 входных регистров

ti tt 35

,дешифратора 1, выход 27 сброса. триг гера сбоя дешифратора 1, выход 28 за писи маски входов, выход 29 записи строки теста дешифратора 1, группу выходов 30 выдачи результата дешиффратора 1, выход 31 записи маски входов-выходов дешифратора 1, вход 32 блокировки адреса дешифратора 1, первый управляющий вход 33 дешифратора 1 45 второй управляющий вход 34 дешифратора 1, группу входов 35 адреса дешифратора 1, группу информационных входов 36 дешифратора 1, группу выходов 37 с тремя устойчивыми состояниями дешифратора 1, вьйсод 38 пуска

50 блока 2 управления, вход 39 записи адреса блока 2 управления, вход 40 чтения состояния блока 2 управления, вход 41 чтения адреса блока 2 управления, вход 42 чтения сбоев блока 2 управления, вход 43 сброса блока 2 управления, выход 44 блокировки адреса блока 2 управления, выход 45 разрешения сравнения блока 2 управления, группу выходов 46 адреса с тремя устойчивыми состояниями блока 2 управления, группу информационных входов-выходов 47 блока 2 управления, группу входов 48 обнаружения сбоев блока 2 управления.

Дешифратор 1 (фиг. 2) содержит дешифратор 49 записи, дешифратор 50 чтения, регистр 51 адреса ячейки памяти, коммутатор 52.

Блок 2 управления (фиг. 3) содержит генератор 53 тактовых импульсов, элемент И 54, RS-триггер 55 пуска, первый коммутатор 56, второй комму" татор 57, элемент 58 задержки, регистр 59 адреса, элемент HE 60, счетчик 61 адреса, элемент ИЛИ-HE 62, первый элемент ИЛИ 63, второй элемент ИЛИ 64, третий 65 и четвертый

66 коммутаторы.

Устройство работает следующим образом.

Перед началом работы УТК устанавливается в исходное состояние. Для этого через вход 15 устройства подается сигнал сброса, который поступает на входы установки в "0" регистров 5< 5„, 4, — 4 и 9<- 9„и устанавливает их в исходное состояние, а также, пройдя через вход 43 блока

2 и первый элемент ИЛИ 63, устанавливает в нулевое состояние триггер

55 и, пройдя через элемент ИЛИ 14, устанавливает в нулевое состояние триггеры 13„— 13«сбоя.

Устройство работает в режимах загрузки, тестирования и анализа результатов тестирования.

Организация режима загрузки включает выполнение операций установки входных регистров в исходное состояние; подцикла формирования строки информации во входных регистрах 3<.

3.1 — регистры 4, маски входов-выходов; 3.2 — регистры 5, маски; 3.3— блоки 6< памяти.

Установка входных регистров 3, в исходное состояние осуществляется через группу адресных входов 35 дешифратора 1 с шины 18 на управляющие входы дешифратора 49, на который поступает адрес команды установки в

"0" входных регистров, и при поступлении сигнала Запись" с входа 33 на стробирующий вход дешифратора 49 записи с выхода 26 выдается сигнал

"Установка в "0" входных регистров, 3 14256 который поступает на входы установки в "О" регистров 3„, устанавливая их в нулевое состояние.

Подцикл формирования строки инфор5 мации во входных регистрах 3< — 3„ осуществляется следующим образом.

По шине 19 данных устройства поступает фрагмент разрядной строки информации и устанавливается на информационных входах регистров 3,, Запись происходит по команде "Выбор входного регистра", поступающей с выхода 25 в тот входной регистр, адрес которого выставлен на управляющие входы дешиф- 15 ратора 49 с шины 18 при поступлении сигнала "Запись" на стробирующий вход дешифратора 49 с входа 16 устройства.

Процесс загрузки фрагментов строки во входные регистры повторяется до и раз. 2О

В результате сформированная информация устанавливается на информационных входах регистров 4< и 5„ и блоков 6(°

3.1. Перезапись информации из ре- 25 гистров 3< в регистры 4,. В этом случае информация представляет собой управляющую информацию о маскировании входных и выходных выводов узла 11.

На управляющие входы дешифратора 49 с шины 17 поступает адрес команды

"Запись" маски входов-выходов", и при поступлении на стробирующий вход дешифратора 49 с входа 16 устройства сигнала "Запись" на выходе 31 появfl

35 ляется сигнал Запись маски входоввыходов, который поступает на входы параллельной записи регистров 4.

3.2 ° Перезапись строки управляющей информации о маскировании входных вы- 4 водов узла 11 регистров 3< в регист- ры 5, осуществляется аналогично по команде "Запись маски входов". При выполнении этой команды запись информации в регистры 5, происходит при поступлении с выхода 28 на входы параллельной записи регистров 5, сигнала "Запись маски входов 3.3. В случае перезаписи информации из регистров 3< в блоки 6, информация представляет собой строку тес- та. Перед записью строки теста в блоки памяти по команде Запись адреса ячейки памяти производится запись в регистр 51 адреса ячейки памяти. Для

55 этого по шине 19 данных поступает адрес ячейки блока памяти и устанавливается на информационных входах регистра 51. Адрес команды "Запись

82 4 адреса ячейки памяти" поступает по шине 18 на дешифратор 49, а при поступлении сигнала Запись" на стробирующий вход дешифратора 49 с входа

16 устройства на (n+8)-м выходе дешифратора 49 вырабатывается сигнал на вход параллельной записи регистра 51, по которому в данный регистр происходит запись адреса ячейки памяти.

С выходов регистра 51 адрес п-й ячейки памяти через коммутатор 52, разблокированный высоким уровнем сигнала с триггера 55, подается через группу выходов адреса с тремя состояниями дешифратора 1 на группу адресных входов блоков 6., (Запись строки теста осуществляется по команде Запись строки теста",при выполнении которой с (и+6)-го выхода дешифратора 49 на входы записи блоков

6 поступает сигнал записи, по которому осуществляется запись информации в ячейку памяти. Указанные процессы формирования строки в регистрах 3 и перезаписи ее в блоки 6; памяти производится К„ „,раз.

Режим загрузки завершается загрузкой адреса начала теста в счетчик 61 адреса по команде "Начальный адрес(, при выполнении которой адрес начала теста с шины 19 данных через группу

47 записывается в данный счетчик при поступлении сигнала записи с (n+2)-ro выхода дешифратора 49 на вход записи счетчика 61.

Режим тестирования задается подачей команды "11ycK" при поступлении которой вырабатывается сигнал на

t (п+1)-м выходе дешифратора 49, который поступает на $-вход RS-триггера

55 пуска, устанавливая его в единичное состояние. Появление нулевого потенциала с инверсного выхода триггера 55 через выход 44 на управляющем входе коммутатора 52 переводит его выходы в третье состояние, тем самым блокируется поступление адреса ячей- ки памяти из дешифратора 1.

Единичный потенциал с прямого выхода триггера 55 разрешает прохождение тактовых импульсов с выхода генератора 53 через элемент И 54 на вход параллельной записи регистра 59 адреса. По переднему фронту первого импульса, пришедшего на вход записи регистра 59 адреса, адрес начала теста переписывается с выходов счет5682 6 вход установки в "0" RS-триггера 55 и устанавливает его в нулевое состояние. Нулевой потенциал с прямого вы5 хода триггера 5 блокирует поступление тактовых импульсов через элемент при выполнении которой адрес данной

15 команды по шине 18 подается на дешиф20

5 142 чика 61 ацреса в регистр 59, с выходов которого через второй коммутатор

57 поступает на адресные входы блоков 6, . Происходит считывание эталонного значения первой строки теста проверки, которая с выходов блоков 6. поступает на вторую группу входов блоков 8, сравнения, а также, пройдя через коммутаторы 7,, сформированная 10 строка тестовых воздействий поступит на входы контролируемого цифрового узла. С выходов узла 11 через коммутаторы 10 . реакция узла 11 поступает

< на первую группу входов блоков 8, .

Результаты сравнения ("0", если сбой) с инверсных выходов i-х блоков

8 поступают на информационные входы триггеров 13, . Запись в D-триггеры

13, результата сравнения и в регистры 9, результата реакции узла 11 происходит по переднему фронту первого импульса, поступающего с выхода 45 на синхровходы D òðèããåðîâ 13< и входы параллельной записи регистров 91 и задержанного на элементе 58 за— держки на величину, Величинами определяется как сумма задержек при прохождении информации до узла 11 при срабатывании последнего и при прохождении реакции узла 11 через коммутаторы 10< и блоки 8,. С выходов триггеров 13 сигналы "Сбой" поступают через группу входов 48 обнаружения сбоев на элемент ИЛИ 64 и группу информационных входов коммутатора 66.

Далее работа устройства определяется значениями сигналов "Сбой".

Если сигналы Сбой" равны нулю, то по заднему фронту первого тактового импульса, поступающего через элемент НЕ 60 на вычитающий вход счетчика 61 адреса, содержимое последнего уменьшается на единицу, а по переднему фронту следующего тактового импуль са переписывается в регистр 59, с выходов которого адрес следующей строки теста поступает через коммутатор

57, группу выходов 46 на группу адресных входов блоков 6, — 6 .

Процесс тестирования продолжается до тех пор, пока значение счетчика

61 не станет равно нулю или на выходе элемента ИЛИ 64 не появится единичный потенциал.

Если содержимое счетчика 61 равно нулю, то на выходе элемента ИЛИ-НЕ 62 появляется единичный сигнал, который через элемент ИЛИ 63 поступает на

И 54 и происходит останов устройства.

Режим анализа результатов тестирования начинается, когда в режиме тестирования триггер 55 устанавливается в нулевое состояние. Для анализа состояния устройства используется команда Чтение состояния устройства ратор 50, а при появлении сигнала

"Чтение" на стробирующем входе дешифратора 50 íà его (и+1)-м выходе вырабатывается сигнал, поступающий через выход 22, на управляющий вход коммутатора 56, с выхода которого через группу 47 на шину 49 передается код состояния устройства. Код состояния содержит два разряда, снимаемых с прямого выхода триггера 55—

"0" и выхода элемента ИЛИ 64 — "1".

В зависимости от кода состояния (00— исходное состояние устройства; 10 режим тестирования; 01 — останов по сбою; 11 — нет сброса триггера пуска) пользователь устройства может выполнять следующие действия. Если после сброса устройства код состояния 00, то устройство неисправно и его необходимо отремонтировать. Если после подачи команды "Пуск код состояния

10, то устройство находится в режиме тестирования и необходимо сделать перерыв на время тестирования, если же и после этого код состояния не изменяется, то устройство неисправно.

При коде 00 тестирование проходит успешно и необходимо загрузить следующий тест, а при коде 01 обнаруживается несоответствие эталону реакции объекта диагностирования на входное воздействие и можно вывести необходимую для анализа неисправностей следующую контрольную информацию: адрес сбойной строки теста, фрагменты реакции объекта диагностирования на входное воздействие, источники сбоев, Вывод адреса сбойной строки теста осуществляется по команде |Чтение регистра адреса", при выполнении которой с (п+2)-ro выхода дешифратора 50 через выход 23 дешифратора 1 на управляющий вход коммутатора 65 подается сигнал, разрешающий передачу адреса

1425682

1. Устройство для тестового контроля цифровых узлов, содержащее блок управления, дешифратор, блок памяти, блок сравнения, два коммутатора, причем группа выходов блока памяти соединена с первой группой входов блока сравнения и группой информационных входов первого коммутатора, груп- 25 па выходов которого соединена с первой группой выходов устройства для подключения к первой группе входов контролируемого цифрового узла и соединена с группой информационных входов 30 второго коммутатора, группа выходов которого соединена с второй группой входов блока сравнения, группа адресных входов блока памяти соединена с группой адресных выходов блока управления и первой группой выходов дешифратора, первый выход которого соединен с входом-пуска блока управления, выход блокировки адреса которого соединен с входом блокировки дешифратора, второй выход которого соединен с входом записи блока памяти, а первый и второй входы синхронизации и группа задания адреса устройства соединены с синхровходом, стробирующим входом и группой информационных входов дешифратора соответственно, вторая группа информационных входов дешифратора соединена с тестовыми входами устройства, о т л ичающее с я тем, что, с целью повышения производительности контроля, в него введены п входных регистров (n - число контролируемых узлов), (и-1) блоков памяти, и регистров маски, первая группа коммутаторов, (и-1) 55 блоков сравнения, и триггеров сбоя, и регистров маски входов-выходов, вторая группа коммутаторов, и регист45 сбойной строки теста с регистра 59 через данный коммутатор на шину 19 данных.

Вывод информации об источниках всех сбоев осуществляется по команде

"Чтение сбоев", при выполнении которой с (n+3)-ro выхода дешифратора 50 через выход 24 сбоев дешифратора 1, на управляющий вход коммутатора 66 подается сигнал, разрешающий передачу информации с прямых выходов D-триггеров 13< — 13„ через данный коммутатор на шину 19.

Формула из о бр ет ения ров результата, п выходных коммутаторов, элемент ИЛИ, причем .группа выходов j ro (j = 2, и) блока памяти соединена с первой группой входов

j ãî блока сравнения и с первой группой информационных входов j-го коммутатора первой группы, группа выходов которого соединена с j-й группой выходов устройства для подключения к

1-й группе входов контролируемого цифрового узла и соединена с группой информационных входов j-го коммутатора второй группы, группа выходов которого соединена с второй группой входов j-ro блока сравнения, группа адресных входов j го блока памяти соединена с группой выходов дешифратора, второй выход которого соединен с входом записи j-ro блока памяти, группа информационных выходов

i-го.(i = 1, п) входного регистра соединена с группой информационных входов -го блока памяти, i-го регистра маски,.>-го регистра маски входоввыходов, группа выходов которого соединена с группой управляющих входов

i-го коммутатора второй группы, группа выходов которого соединена с группой информационных входов i-ro регистра результата, группа выходов которого соединена с группой информационных входов i-ro выходного коммутатора выходы второй и третьей групп дешифратора соединены соответственно со стробирующим входом i-го входного регистра и управляющим входом >-го выходного коммутатора, выходы дешифратора с третьего по десятый соединены соответственно с входом установки начального адреса, входом чтения состояний, входом чтения адреса, входом чтения сбоев блока управления, входом установки в "0" входных регистров, первым входом элемента ИЛИ, входом записи регистров маски, входами записи регистров маски входа-выхода, группа управляющих входов i-го коммутатора первой группы соединена с группой выходов -го регистра маски, выход

"Равно" i-го блока сравнения соединен с информационным входом >-го триггера сбоя, прямой выход которого соединен с i-м входом группы входов обнаружения сбоев блока управления, а вход установки нуля i-го триггера сбоя соединен с выходом элемента ИЛИ, второй вход которого соединен с входом сброса устройства, входами установки

1425682 в "О" регистров маски, регистров маски входов-выходов, регистров результата и входом сброса блока управления, выход разрешения сравнения которого соединен с синхровходом триггеров сбоя и входом записи регистров результата, группа выходов блока управления соединена с группой информационных входов входных регистров, группой выходов выходных коммутаторов и с тестовыми входами устройства.

2, Устройство по п.1, о т л и ч аю щ е е с я тем, что блок управления содержит генератор тактовых импульсов 15 элемент И, элемент НЕ, триггер, че— тыре коммутатора, элемент задержки, регистр адреса, счетчик адреса, элемент ИЛИ-HE два элемента ИЛИ, причем выход генератора тактовых импульсов 2п соединен с первым входом элемента И, прямой выход триггера пуска соединен с первым информационным входом пер-!

1 вого коммутатора, а также с управляющим входом второго коммутатора и 25 вторым входом элемента И, выход кото1 рого соединен с входом элемента задержки и входом параллельной записи регистра адреса и через элемент НЕ с вычитающим входом счетчика адреса, группа разрядных выходов которого через элемент ИЛИ-НЕ соединена с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента ИЛИ и вторым инфор7

35 мационным входом первого коммутатора, выход первого элемента ИЛИ соединен с входом установки нуля триггера пуска, группа разрядных выходов счетчика ад.реса соединена с группой информационных входов регистра адреса, группа выходов которого соединена с группами информационных входов второго и третьего коммутаторов, группы выходов с первого, третьего и четвертого коммутаторов соединены с группой информационных входов счетчика адреса и группой выходов блока управления, группа выходов второго коммутатора соединена с группой выходов адреса блока управления, вход параллельной записи счетчика адреса соединен с входом записи адреса блока управления, вход установки в единичное состояние триггера пуска соединен с входом пуска блока управления, третий вход первого элемента ИЛИ соединен с входом сброса блока управления, управляющий вход первого коммутатора соединен с входом чтения состояния блока управления, группа входов обнаружения сбоев соединена с входами второго элемента

ИЛИ и информационными входами четвертого коммутатора, управляющий вход которого соединен с входом чтения сбоев блока управления, управляющий вход третьего коммутатора соединен с входом чтения адреса блока управления, инверсный выход триггера пуска соединен с выходом блокировки адреса блока управления, выход элемента задержки соединен с выходом разрешения cpcLEIнения блока управления.

1425682 фиг. 1

1425682

30 фиг. 5

Тираж 704 Пол.поеное

ВНИИПИ Заказ 4771/47

Произв.-полигр. пр-тие, r. Ужгород, ул..Проектная, 4