Устройство для контроля полупроводниковой памяти

 

Изобретение относится к вычислительной технике и может быть использовано для отбраковки больших интегральных схем (БИС) памяти. Целью изобретения является повьшение достоверности контроля. Устройство содержит генератор, делитель частоты , элемент И, счетчик адреса, счетчик сбоев, соединенный с установочными входами преобразователя код - длительность импульса, блок сравнения, первьй, второй и третий триггеры, распределитель импульсов и формирователь импульсов. В устройстве осуществляется последовательная запись и считьгаание нуля и единицы по всем ячейкам контролируемой БИС памяти, причем время цикла вначале устанавливается минимальным, а затем увеличивается на один дискрет после каждой ошибки считывания. После окончания контроля на выходе устройства формируется код ьшнимального времени цикла БИС памяти , при котором обеспечивается устойчивая запись и считьшание информации. 2 ил. с (Л

СОЮЗ СОВЕТСНИХ

СОЩЕЛИСТИЧЕСНИХ

РЕСПУБЛИН ш 4 С 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCH0MV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA (21) 4160746/24-24 (22) 12.12,86 ,(46) 23.09.88. Бюл. У 35 (72) М.В.Шкадин и И.Ю.Шкадина (53) 68).327.6 (088.8) (56) Авторское свидетельство ССС»

Р 862239, кл. G 11 С 29/00, 1980.

Авторское свидетельство СССР

9 1345264, кл. С 11 С 29/00, 1986. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОЛУПРОВОДНИКОВОЙ ПАМЯТИ

{57) Изобретение относится к вычислительной технике и может быть ис-. пользовано для отбраковки больших интегральных схем (БИС) памяти.

Целью изобретения является повышение достоверности контроля. Устройство содержит генератор, делитель часто„„SU„„1425788 А1 ты, элемент И, счетчик адреса, счетчик сбоев, соединенный с установочны" ми входами преобразователя код — длительность импульса, блок сравнения, первый, второй и третий триггеры, распределитель импульсов и формирователь импульсов. В устройстве осуществляется последовательная запись и считывание нуля и единицы по всем ячейкам контролируемой БИС памяти, причем время цикла вначале устанавливается минимальным, а затем увеличивается на один дискрет после каждой ошибки считывания ° После окончания контроля на выходе устройства формируется код ь инимального времени цикла БИС памяф ти, при котором обеспечивается устойчивая запись и считывание информации. (/)

2 ил.

С::

1425788

Изобретение относится к вычислительной технике и может быть иснольэовано для отбраковки больших интегральных схем (БИС) памяти.

Цель изобретения - повышение достоверности контроля.

На фиг ° 1 приведена структурная схема устройства для контроля. полу 1 роводниковой памяти; на фиг.2— !О распределитель импульсов.

Устройство (фиг.l) содержит генератор 1, делитель 2 частоты, элемент

И, 3, счетчик 4 адреса с выходами 5 и счетчик 7 сбоев с выходами 8, !5 лок 9 сравнения, триггеры 10 —. 12, распределитель 13 импульсов, преобра зователь 14 код-длительность импульса, формирователь 15 импульсов, а также контролируемую БИС 16 памяти.

Распределитель импульсов (фиг.2), содержит элемент НЕ 17, элементы

И 18 и 19.

Устройство работает следующим об i разом. 25

Первоначально счетчик 4 адреса и триггеры 11 и 12 устанавливаются в

Йулевое состояние, а счетчик 7 сбо ев — в единичное (единица в младшем ! разряде) (цепи начальной установки 30 не показаны).

Синхронизация .работы устройства осуществляется импульсами с выхода ! енератора 1, которые поступают на ход делителя 2 частоты.

20

С каждым импульсом с выхода делиеля 2 частоты триггер 10 меняет . свое состояние, которое используется в качестве информации для конт- 40 ролируемой схемы памяти, на противоположное, Одновременно производится запуск преобразователя 14 код-длительность импульса, на выходе которого формируется импульс записи, 45 длительность которого и 1 . пропорциональна периоду С следования импульсов с выхода генератора 1 и сос-. тоянию k счетчика 7 сбоев. По окончании импульса записи запускается формирователь 1 5 импульсов, выходными импульсами которого производится стробирование блока 9 сравнения. При этом в зависимости от результата сравнения появляется импульс на выхо55 де совпадения при равенстве информации с выхода триггера 10 и с выхода

БИС 16 памяти,или на выходе несовпадения в противном случае.

Импульс с выхода несовпадения блока 9 сравнения увеличивает на единицу содержимое счетчика 7 сбоев ° Импульс с выхода совпадения поступает на вход распределителя 13 импульсов., и в зависимости от состояния триггера IO устанавливается в единичное состояние триггер 11 (при единичном состоянии триггера 10) или триггер

12 (при нулевом состоянии триггера

10).

С приходом очередного импульса с выхода делителя 2 частоты цикл повторяется с тем лишь отличием, что при правильной записи устанавливается другой триггер из пары 11 — 12, так как триггер 10 изменяет свое состояние с приходом очередного импульса с выхода делителя 2 частоты. запись производится до тех пор, пока триггеры ll и 12 не устанавливаются в единичное состояние.

Единичные уровни на втором и третьем входах элемента И Э разрешают прохождение импульсов с его первого входа на выход.

С приходом импульса с выхода делителя 2 частоты импульс с выхода элемента И 3 обнуляет триггеры 11 и 12 и увеличивают на единицу содержимое счетчика 4 адреса, которое определяет адрес проверяемой ячейки контролируемой БИС 16 памяти. Одновременно триггер 10 меняет свое состояние на противоположное и производится запуск преобразователя 14 код-длительность импульса. Осуществляется цикл контроля записи информации в соответствующую ячейку контролируемой схемы !6 памяти.

После установки триггеров 11 и 12 в единичное состояние в случае правильной записи информации осуществляется переход к следующему адресу.

Переход n+I-ro разряда счетчика

4 адреса по выходу 6 при положительном результате проверки схемы памяти свидетельствует об окончании контро ля, при этом код на выходе 8 счетчика 7 сбоев определяет минимальную длительность импульса для устойчивой записи .информации в контролируемую схему 16 памяти.

При наличии дефектных ячеек памяти контроль заканчивается по переполнении счетчика 7 сбоев, при этом код счетчика 4 адреса определяет адрес неисправной ячейки памяти.

1425788

Ф о р м у л а и з о б р е т е н и я

Составитель О.Исаев

Техред М.Ходанич Корректор М. Васильева

Редактор Н.Рогулич

Заказ 4780/53 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Устройство для контроля полупроводниковой памяти, содержащее гене— ратор, выход которого подключен к синхровходу преобразователя код— длительность импульса и к входу делителя частоты, выход которого подключен к первому входу элемента И,входу запуска преобразователя код — длитель10 ность импульса и к счетному входу первого триггера, выход которого является информационным выходом устройства и соединен с вторым информационным входом блока сравнения, выход не- 1 совпадения которого подключен к входу счетчика сбоев, выходы которого являются выходами кода времени цикла устройства и соединены с установочными входами преобразователя 20 код — длительность импульса, выход которого является выходом, записисчитывания устройства и соединен с входом формирователя импульсов, выход которого подключен к входу стро— бирования блока сравнения, первый информационный вход которого является информационным входом устройства, выход элемента И соединен с входом счетчика адреса, выходы младших pasрядов которого являются адресными выходами устройства, а выход старшего разряда является выходом признака окончания контроля, второй вход элемента И подключен к выходу второго триггера, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, в устройство вве-. дены распределитель импульсов и третий триггер, причем управляющий. вход распределителя импульсов соединен с выходом первого триггера, импульсный вход распределителя импульсов подключен к.выходу совпадения блока сравнения, а выходы распределителя импульсов соединены с S-входами второго и третьего триггеров соответственно, R-входы которых подключены к выходу элемента И, третий вход которого соединен с выходом третьего триггера.