Устройство для моделирования вершины графа

 

Изобретение относится к вычислительной технике и может быть использовано в специализированных стохастических моделирукщих установках для анализа и синтеза параллельных программ и систем. Цель изобретениярасширение класса решаемых задач за счет моделирования вершины графа сетей Петри с кратностью больше единицы - достигается тем, что в устройство , содержащее два элемента ИЛИ 2 и 10, группу элементов И 13. и схему 8 сравнения, дополнительно введены два шифратора 1 и 11, два блока 3 и 7 памяти, коммутатор 4, сумматор 5, блок 6 преобразования в дополнительный код, регистр 9 и третий элемент ИЖ 12. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1427 (51) 4 С 06 F 15/20

А1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К В атНО ти

ыхо чья уе

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО.ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АBTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 4212454/24-24 (22) 20.03.87 (46) 30.09.88. Бюл. У 36 (71) Московский институт электронной техники (72) Е.В.Батырев, Е.В,Орлов, В.Н,Павлов и В.П.васенков (53) 681 ° 333 (088 ° 8) (56) Авторское свидетельство СССР

У 736108, кл. G 06 Р 15/20, 1980.

Авторское свидетельство СССР

У 1254501, кл. G 06 F 15/20, 1986. (54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ

ВЕРШИНЫ ГРАФА (57) Изобретение относится к вычислительной технике и может быть использовано в специализированных стохастических моделирующих установках для анализа и синтеза параллельных программ и систем. Цель изобретения— расширение класса решаемых задач эа счет моделирования вершины графа сетей Петри с кратностью больше единицы — достигается тем, что в устройство, содержащее два элемента ИЛИ 2 и 10, группу элементов И 13. и схему

8 сравнения, дополнительно введены два шифратора 1 и 11, два блока 3 и

7 памяти, коммутатор 4, сумматор 5, блок 6 преобразования в дополнительный код, регистр 9 и третий элемент

ИЛИ 12. 1 ил.

1427380

Изобретение относится к вычислительной технике и может быть использонано н специализированных стохастических моделирующих установках для анализа и синтеза параллельных про5 грамм и систем.

Целью изобретения является расширение класса решаемых задач эа счет моделирования вершины графа сетей

Петри с кратностью дуг больше единицы.

На чертеже представлена схема устрьйстна.

Устройство содержит первый шифра!

S тор 1, первый элемент ИЛИ 2, первый блок 3 памяти, коммутатор 4, сумматор 5„ блок преобразования в дополнительный код (БПДК) 6, второй блок

7 памяти, схему 8 сравнения, регистр 0

9, второй элемент 10 ИЛИ, второй шифратор 11, третий элемент ИЛИ 12 и группу элементов И 13.

Устройство работает следующим образом. 25

Сначала необходимо установить ре- i гистр 9 в исходное состояние — установкой У "0" (см. чертеж) . На входы первого шифратора 1 и третьего элемента ИЛИ 2 поступают. входные сигна30 лы событий (в сетях Петри зто соответствует входным дугам) с других устройств для моделирования вершины графа (позиций), а на перрую группу входов элементов И 13 группы поступают сигналы событий и условий, Первый шифратор формирует двоичный код адреса в первый блок 3 памяти. Кодыкратности входных и выходных дуг заносятся в первый 3 и второй 7 блоки памяти.

В зависимости от кода адреса на выходе первого блока 3 памяти выставляется соответствующее значение кратности входной дуги. Сигнал с первого 45 элемента ИЛИ 2 разрешает прохождение сигналов с выходов первого блока памяти через коммутатор 4 на первую группу входов сумматора 5 ° На вторую группу входов сумматора 5 поступают сигналы с выхода регистра 9, в котором содержится код "веса" вершины графа сети Петри, что задает "маркировку" сети Петри (количество фишек).

С выхода сумматора 5 суммируемое но- 55 ное значение "Beca" вершины поступает на информационные входы регистра

9 и в момент времени, который определяется задним фронтом сигнала разрешения, с выхода элемента ИЛИ 10 осуществляется запись нового "веса" вершины графа в регистр 9.

Сигналы разрешения переходов вершин графа сети Петри поступают через элемент ИЛИ 12 на четвертую группу входон коммутатора 4 и на входы второго шифратора 11, На выходе второго шифратора 11 формируется двоичный код адреса, в соответствии с которым из второго блока 7 памяти выбирается величина кратности выходной дуги, которая поступает на вторую группу входов схемы 8 сравнения. Когда "вес" вершины с регистра 9 равен или больше кратности выходной дуги возникает сигнал, который поступает йа первые входы элементов И 13 группы, Выходной сигнал на одном из элементов И

13 разрешает запись в регистр 9 нового значения "веса" вершины, которое определяется следующим образом: на первую группу входов сумматора 5 (при наличии сигнала с выхода элемента

ИЛИ 12) поступают сигналы с БПДК 6.

На вторую группу входов сумматора 5 поступают сигналы с регистра 9. В результате на выходе сумматора возникает нон .й "вес" вершины, равный текущему состоянию кратности выходной дуги.

Формула из обретения

Устройство для моделирования вершины графа, содержащее первый и второй элементы ИЛИ, группу элементов

И, схему сравнения, входы первого элемента ИЛИ являются входами дуг устройства, первые и вторые входы элементов И группы являются входами событий и условий устройства, выходы элементов И группы соединены с входами второго элемента ИЛИ и являются выходами дуг устройства, о т л и ч аю щ е е с я тем, что, с целью расширения класса решаемых задач sa счет моделирования вершины графа сетей Петри с кратностью дуг больше единицы, в него введены третий элемент ИЛИ, первый и второй шифраторы, первый и второй блоки памяти, коммутатор, сумматор, блок преобразования в дополнительный код, регистр, выходы -которого соедйнены с первыми информационными входами схемы сравнения и вторыми входами сумматора, первые входы которого соединены с выходами коммутатора, а выходы — с информационными входами

1427380

Составитель О.Гречухина

Техред М.Ходанич Корректор Л.Пилипенко

Редактор О.Спесивых

Заказ 4854/46

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35,,Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4 регистра, вход записи которого соединен с выходом второго элемента ИЛИ, (К+1)-й вход которого (К - число элементов И в группе) соединен с выхо5 дом первого элемента ИЛИ и первым управляющим входом коммутатора, первые информационные входы которого соединены с информационными выходами первого блока памяти, адресные входы которого соединены с выходами первого шифратора, информационные входы которого соединены с соответствующими входами первого элемента ИЛИ, вто- . рые информационные входы коммутатора соединены с выходом блока преобразоваыия в дополнительный код Входы Ко торого соединены с информационными выходами второго блока памяти и вторыми информационныки входами схемы сравнена, выход признака равенства соединен с третьими входами элементов И группы, четвертые входы которых являются входами разрешения перехо- . дов устройства и соединены с соответствующими входами третьего элемента

ИЛИ и второго. шифратора, выходы которого соединены с адресными входами второго блока памяти, выход третьего элемента И соединен с вторым управляющим входом коммутатора.