Дельта-кодек

 

Изобретение относится к вычислительной технике и технике связи. Его использование в системах передачи информации позволяет повысить достоверность передаваемой информации . В дельта-кодек входят дельтакодер и дельта-декодер. Дельта-кодер содержит компаратор, триггер, ре-. гистр сдвига, элементы И; дельтадекодер содержит регистр сдвига и элементы И. Благодаря введению в дельта-кодер мультиплексоров, элемента ИЛИ, блока форьгарования номера шага квантования, блока мультиплексирования, блока постоянной памяти, счетчикрв, элементов эквивалентности, триггера, цифроаналогового преобразователя (lIAn) , арифметико-логического блока (АЛБ) и буферного регистра, а в дельта-декодер - дополнительных регистра .сдвига и элемента И, а также элементов ИЛИ, блока формирования номера шага квантования, блока мультиплексирования , блока постоянной памяти , счетчртксв элементов эквивалентности , триггера, АЛБ, буферного, регистра и ЦАП в дельта-кодеке обеспечивается передача специальной синхропосылки. 4 ил. € сг

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 Н 03 И 3/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4208914/24-24 (22) 10. 03. 87 (46) 30.09.88. Бюл. 9 36 (71) Рижский политехнический инсти1 тут им. A.ß,Ïåëúøå (72) Г.Н.Котович, А.И.Палков и И.И.Иалашонок . (53) 621.376.56 (088.8) (56) Авторское свидетельство СССР

У 1290529, кл. Н 03 И 3/02, 1985.

Авторское свидетельство СССР

В 1283975, кл. Н 03 И 3/02, 1985, (54) ДЕЛЬТА-КОДЕК (57) Изобретение относится к вычислительной технике и технике связи.

Его использование в системах передачи информации позволяет повысить достоверность передаваемой информации. В дельта-кодек входят дельтакодер и дельта-декодер. Дельта-кодер содержит компаратор, триггер, ре-.

„„SU„, 427572 А1 гистр сдвига, элементы И; дельтадекодер содержит регистр сдвига и элементы И. Благодаря введению в дельта-кодер мультиплексоров, элемента ИН1, блока формирования номера шага квантования, блока мультиплексирования, блока постоянной памяти, счетчиков, элементов эквивалентности, триггера, цифроаналогового преобразователя (ЦАП), арифметико-логического блока (АЛБ) и буферного регистра, а в дельта-декодер — дополнительных регистра,сдвига и элемента И, а также элементов ИЛИ, блока формирования номера шага квантования, блока мультиплексировани блока постоянной памяти, счетчиков элементов эквивалентности, триггера, АЛБ; буферного регистра и ЦИ1 в дельта-кодеке обеспечивается передача специальной синхропосыпки. 4 ил.

1427572

Дельта-кодер содержит (фиг.1) ком- 15

20 ныл 24 и тактовьп 25 входы и выход 26.30

45

Изобретение относится к вычислительной технике и технике связи и может быть использовано в системах передачи информации.

Цель изобретения — повышение достоверности передаваемой информации..

На фиг.1 и 2 изображены функциональные схемы соответственно дельтакодера и дельта-декодера; на фиг.3 и 4 — временные диаграммы их работы.

Дельта-кодек состоит из дельта-кодера и дельта-декодера, соединенных через линию связи. паратор 1, первый мультиплексор 2, первый триггер 3, регистр 4 сдвига, первьпs — четвертый элементы И 5-8, элемент ИЛИ 9, блок 10 формирования номера шага квантования, блок 11 мультиплексирования, блок 12 постоянной памяти, первьп — третий счетчики 13-15, первый — третий элементы

16-18 эквивалентности, второй мультиплексор 19, второй триггер 20, цифроаналоговый преобразователь (ЦАП) 21, арифметико-логический блок (АЛБ) 22 и буферный регистр 23. На фиг.1 обозначены также информационДельта-декодер содержит (фиг.2) первый 27 и второй 28 регистры сдвига, первьп — четвертый элементы И

29-32, первый — четвертый элементы

ИЛИ 33-36, блок 37 формирования но" мера шага квантования, блок 38 мультиплексирования, блок 39 постоянной памяти, первый — третий счетчики 4042, первый — четвертый элементы 43-46 эквивалентности, триггер 4?, буферньп регистр 48, АЛБ 49 и ЦАП 50. На фиг.2 обозначены также информационньп 51 и тактовьп 52 входы и выход 53 °

Блоки 10 и 37 формирования номера шага квантования выполнены одинаковыми и включает в себя цвоичньп» счетчик, счетный и установочный вход которого являются одноименными входами блока, выходы счетчика соединены с входами дешифратора, первьп и второй выходы которого соединены с входами буферного регистра, прямой и инверсньпЪ выходы которого нодключены соответственно к первым и вторым входам первого и второго элементов И, выходы которых соединены соответственно с суммирующим и вычитающим входами реверсивного счетчика, выходы кото5

10. рого подключены к входам дешифраторов минимальной и максимальной величин и являются выходами блока, выходы дешифраторов максимальной и минимальной величин соединены с третьими входами соответственно первого и второго элементов И.

На фиг.3 приняты следующие обозначения: а — тактовая последовательность импульсов с частотой Г (t) на с входе 25; б " сигнал X(t} на выходе первого элемента 16 эквивалентности, в — сигнал P(t) на выходе второго элемента 17 эквивалентности, г —сигнал m(t) на выходе третьего элемента 18 эквивалентности," д, е— сигналы S(t) и SF) с прямого и инверсного выходов второго триггера 20, ж — сигнал K(t) на выходе третьего элемента И 7; з — сигнал r(t) на выходе четвертого элемента И 8; и— сигнал на выходе второго мультиплексора 19; к — сигнал на выходе 26 дельта-кодера.

На фиг.4 обозначены: а — тактовая последовательность импульсов с частотой Г (t) на входе 52; б — сигнал

Y(t) на входе 51 дельта-декодера, в — сигнал Z(t) на выходе четвертого элемента 46 эквивалентности, г— сигнал Х (t) на выходе первого элемента 43 эквивалентности, д — сигнал

Р, () на выходе второго элемента 44 эквивалентности, е — сигнал. m (t} на выходе третьего элемента 45 эквивалентности, ж, 3 — сигналы $ (t) и

S„ (t) на прямом и инверсном .выходах триггера 47; и — сигнал K„(t) на выходе третьего элемента И 31; к— сигнал r<(t) на выходе четвертого элемента И 32.

Дельта-кодек работает следующим образом.

В дельта-кодере результаты сравнения компаратором 1 (фиг.1) входного U(t) и аппроксимирующего U"(t} напряжений в виде единичных или нулевых битов, проключенные первым мультиплексором 2, записываются в триггер 3 по информационному входу в моменты поступления на его вход синхронизации тактовых импульсов

f<(t} с входа 25. Цифровая последовательность Y(t) с выхода триггера 3 является выходным сигналом кодера и одновременно записывается в регистр

4 сдвига по приходу очередных тактовых импульсов K(t) íà его вход син1427572 хронизации. Продвигаясь по регистру

4 сдвига, импульсная последовательность Y(t) анализируется элементами И 5 и 6 и элементом ИЛИ 9, на выходе которого генерируются короткие единичные импульсы всякий раз, когда в последовательности Y(t) появляются два (и более) одинаковых единичных или нулевьгх сигнала, следующие подряд. Как и в известном устройстве, длительность единичных импульсов на выхоце элемента ИЛИ 9 определяется длительностью тактовых импульсов, что обусловлено заведением сигнала K(t) на третьи входы элементов И 5 и 6.

Последовательность коротких единичных импульсов с выхода элемента

ИЛИ 9 поступают на счетный вход блока 10 формирования номера шага квантования, где в течение интервала анализа Тч производится обработка данной последовательности имтгульсов, и по его окончании на выходе (в двоичном виде) устанавливается номер текущего шага квантования..

Алгоритм формирования номера шага квантования может быть выбран таким же, как в известном устройстве,но может быть другим.

Периодический интервал времени

Т определяется числом, хранящимся в двоичном коде в блоке 12 (первые вы° ходы) и формируется при помощи первого счетчика 13 и первого элемента

16 эквивалентности.

Двоичное число, соответствующее номеру текущего шага квантования, поступает на управляющие входы блока 1 мультиплексирования.

Блок 11 проключает один иэ хранящихся в двоичном виде на пятых выходах блока 12 значений шагов квантования в соответствии с кодом, . установившиеся на его управляющих входах. Двоичное число, соответствующее текущему шагу квантования, с выхода блока 11 поступает на первые входы АЛБ 22 и в зависимости от состояния его управляющего входа либо суммируется, либо вычитается из двоичного числа, присутствующего на вторых входах АЛБ 22. Двоичное число на вторых входах АЛБ 22 является результатом аналогичной арифметической операции (произведенной в 1гредыдущем тактовом интервале), хранящимся в буферном регистре 23 в течение одного тактового интервала.

На выходе буферного регистра 23 таким образом образуется двоичное чис9 ло величина которого определяет величину напряжения аппроксимации

u"(t) входного сигнала в цепи обратной связи кодера. Преобразование данного двоичного числа в уровень напря10 жения П (t) производит ЦАП 21.

Импульсы X(t) (фиг.Зб), отмечающие окончание каждого временного интервала Т,, поступают на счетный вход второго счетчика 14. В момент, когда

1б двоичные числа на выходах второго

-se

2р Этот импульс P(t) сбрасывает по установочному входу второй счетчик 14 и через информационный вход второго триггера 20 устанавливает на его прямом выходе (сигнал S(t).состоя25 ние "1", а на инверсном — соотве".— ственно (сигнал Я7 ) "0" (фиг.Зд,е).

В момент появления импульса r(t) прекращается поступление импульсов последовательности К(й) на регистр 4

3р сдвига и на элементы И 5 и 6, а также на буферный регистр 73 и на первый счетчик 13, что означает временную остановку работы цепи обратной связи кодера. В то время как кодер

"стоит", при помощи третьего счетчика 15, первог:.. 2 и второго 19 мультиплексоров 2, 19 на выход 26 кодера (сигнал -Y(t) передается синхропосыпка, называемая "письмом" (фиг.Зк), которая представляет собой набор двоичных символов, хранящихся в параллельном виде на четвертых выходах блока 12.

В случае, когда сигналы $(с) = 1

45 и S(t) = О, импульсы последовательности Е (t), проходя через элемент

И 8, поступает на счетный вход гретьего счетчика 15. Выходы третьего счетчика 15 подключены к управляющгм входам второго мультиплексора 16 через который последовательно проключается комбинация двоичных символов n(t) (фиг.Зи), поступающих на его информационные входы с четвертых вы.55 ходов блока 12. С выхода второго мультиплексора 19 "письмо" (снгнал п(г)) проключается при помощи первого мультиплексора 2 и через информацион; ный вход триггера 3 передается на вы5 14275 ход 26 и далее на декодер (фиг.2), Сигнал с выхода компаратора 1 проключается первым мультиплексором 2 при Я() = 1.

Вместе с тем результаты счета импульсов r(t) третьим счетчиком 15 анализируются третьим элементом 18 эквивалентности. Двоичное число, постоянно присутствующее на третьих вы- 10 ходах блока 12 задает длительность и письма, т,е. определяет количество битов, передаваемых во время синхропосылки. На фиг.3 показан пример синхропосылки ("письма") длиною 10 битов.

Таким образом, в момент окончания синхропосылки на выходе третьего элемента 18 эквивалентности генерируется единичный короткий импульс 20

m(t) (фиг.3г), который, в свою очередь, сбрасывает третий счетчик 15, а также устанавливает на выходах триггера 20 комбинацию сигналов

S(t) = О и S(t) = 1. 25

После того, как заканчивается передача синхропосылки, опять включается цепь обратной связи кодера и продолжается обработка входного сигнала U(t).. Импульсы тактовой последовательности Ец (t), проходя через элемент И 7 (сигнал K(t)), подсчитываются первым счетчиком 13 и при по-, мощи первого элемента 16 эквивалент".. ности происходит формирование периодического временного интервала Т, .

Второй счетчик 14 подсчитывает импульсы последовательности X(t), т.е. подсчитывает количество интервалов анализа Т,укладывающихся между со- 40 седними синхропосылками, которое за дается двоичным числом, хранящимся нъ вторых выходах блока 12.

Принцип алгоритма .работы кодера в целом повторяется в декодере. Отли- 45 чие состоит в следующем: в декодере производится анализ сигнала Y(t) e целью выделения из него синхропосьмки,. для этого сигнал Y(t) с входа 51 записывается во второй регистр 28

50 сдвига, выходные сигналы которого постоянно анализируются четвертым элементом И 6 эквивалентности. Как и в кодере, на четвертых выходах блока 39 хранится набор двоичных сий+. волов синхропосы ки (т.е. "письмо" ))>, KoTopbIEt постоянно присутствует на вторых входах четвертого элемента эквивалентности. Таким образом, в

72 момент записи во второй регистр 28 сдвига синхропосылки, передаваемой из кодера, на выходе четвертого элемента 46 эквивалентности генерируется импульс Z(t) (фиг.4a), равный по длительности одному тактовому интервалу. Сигнал Z(t) через первые входы второго, третьего и четвертого элементов ИЛИ 34-36 устанавливает в начальное состояние первый, второй и третий счетчики 40-42, а также триггер 47.

После момента появления на входе второго элемента 44 эквивалентности импульса Р (t) (фиг.4д) на прямом -и инверсном выходах триггера 47 устанавливаются сигналы S (t) = 1 и

S (t) = О, и аналогично кодеру декодер "рстанавливается". Сравнив фиг.3 и фиг.4, можно заметить, что импульсы К (t) и Р (t) сдвинуты относительно X(t) и Р(t), т.е. интервалы времени Т, в кодере и декодере не синхронизированы относительно друг друга. В момент окончания "письма", т.е. по окончании импульса Z(t) (фиг.4), происходит переключение сигиалав S (t) и ВБ, (Г) (фиг.4ж,в) и в декодере начинается (параллельно с кодером) отсчет следующего временного интервала анализа Т . На фиг,4 пунктиром показаны сигналы при отсутствии синхронизации между кодером и декодером.

Очевидно, что чем больше длительность синхропосылки и чем чаще она передается, тем больше влияет. на качество восстанавливаемого сигнала

U (t). Поэтому длительность самой

3 синхропосылки, а также время между синхропосылками необходимо оптимизировать в каждом конкретном случае.

Таким образом, в дельта-кодеке обеспечивается высокая )достоверность преобразования и передачи аналоговых сигналов, Формула изобретения

Дельта-кодек, содержащий в дельтакодере компаратор, первый — четвертый элементыИ, первый триггер, выход которого непосредственно соединен с информационным входом регистра сдвига и через линию связи подключен к информационному входу первого регистра сдвига в дельта-декодере, содержащем первый — третий элементы И, 1427572 отличающийся тем, что, с целью повъппения достоверности передаваемой информации, в дельта-кодер введены мультиплексоры, элемент ИЛИ, блок постоянной памяти, счетчики, элементы эквивалентности, второй триггер, блок формирования номера шага квантования, блок мультиплексирования, буферный регистр, цифроанало- 10 говый преобразователь и арифметикологический блок, управляющий вход которого подключен к выходу первого триггера, первый вход компаратора является информационным входом дель- 15 та-кодека, выход компаратора соединен с первым информационным входом первого мультиплексора, выход которого подключен к информационному входу первого триггера, вход синхрониза- 20 ции которого объединен с первъми входами третьего и четвертого элементов И и является тактовым входом дельта-кодера, выход третьего элемента И подключен к счетному входу 25 первого счетчика, управляющему входу буферного регистра, первым входам . первого и второго элементов И и входу синхронизации регистра сдви а, прямые и инверсные выходы которого сое- 30 динены со входами соответственно первого и второго элементов И, выходь которых подключены к первому и второму входам элемента ИЛИ, выход коTopoI o подключен к счетнОму ВхОду блока формирования номера шага квантования, выходы первого счетчика соединены с первыми входами первого элемента эквивалентности, выход которого подключен к установочному входу пер- 40 вого и счетному входу второго счетчиков и установочному входу блока фор-. мирования номера шага квантования, выходы которого соединены с управляющими входами блока мультиплексирова4 . ния, выходы второго счетчика подключены к первым входам второго элемента эквивалентности, выход которого соединен с установочным входом второго счетчика и информационным входом второго триггера, прямой въгход которого подключен к второму входу четвер-ого элемента И, выход которого соединен со счетным входом третьего счетчика, ВыхОды KoTopol o подключены к перВым входам третьего элемента эквивалентности и управляющим входам второго мультиплексора, выход третьего эле. мента эквивалентности соединен с установочными входами третьего счетчика и второго триггера, инверснъъй въгход которого подключен к второму входу третьего элемента И и управляющему входу первого мультиплексора, выход второго мультиплексора соединен с вторым информационным входом первого мультиплексора, первые — пятые выходы блока постоянной памяти подключены соответственно к вторым входам первого — третьего элементов эквивалентности .и информационнъм входам второго мультиплексора и блока мультиплексирования, выходы которого подключены к первым информационным входам арифметико-логического блока, выходы которого соединены с информационнъпчи входами буферного регистра, выходъ которого подключены к вторым информацчонным входам арифметико-логического блока н входам цифроаналогового преобразователя, выход которого соединен с вторым входом компаратора, в дельта-декодер введены вто- . рой регистр сдвига, четвертъп элемент И, элементы KIH блок постоянной памяти, счетчики, элементы эквивалентности> триггер, блок формирования номера шага квантования, блок мультиплексирования, буферный регистр цифроаналоговъпт преобразователь и арифметикЬ-логическ пI блок, управляющий вход которого объединен с информационными входами первого и второго регистров вига и подключен к информационном. Входу дельта-декоде-. ра, вход синхронизации второго регистра сдвига объединен с первыми

Ф входами третьего и четвертого элементов И и являются тактовым входом дельта-декодера, выход элемента И подключен к счетному входу первого счетчика, управляющему входу буферного регистра, первым входам первого и второго элементов И и входу синхронизации первого регистра сдвига, прямые и инверсные выходы которого соединены с входами соответственно первого и второго элементов И, вы-, ходы которых подключены к первому и второму входам первого элемента ИЛИ, выход которого подключен к счетному входу блока формирования номера шага квантования, выходы первого счетчика соединены с первыми входами первого элемента эквивалентности, выход которого подключен к первому входу второго элемента ИЛИ, счетному.

1427572.2 входу второго счетчика и установочному входу блока формирования номера шага квантования, выходы которого соединены с управляющими входами бло5 ка мультиплексирования, выходы второ" ro счетчика подключены к первым входам второго элемента эквивалентности, :выход которого соединен с первым входом третьего элемента ИЛИ и информационным входом триггера, прямой выход которого подключен к второму входу четвертого элемента И, выход которого соединен со счетным входом третьего счетчика, выходы которого 15 подключены к первым входам третьего элемента эквивалентности, выход которого соединен с первым входом четвертого элемента ИЛИ, выход которого подключен к установочным входам тре- 20 тьего счетчика и второго счетчика, инверсный выход которого соединен с вторым входом третьего элемента И, выходы второго регистра сдвига под

Ж ключены к первым входам четвертого элемента эквивалентности, выход которого соединен с вторыми входами второго — четвертого элементов ИЛИ, выходы второго и третьего элементов

ИЛИ подключены к установочным входам соответственно первого и второго счетчиков, первые — пятые выходы блока постоянной памяти подключены соответственно к вторым входлм первого - четвертого элементов эквивалентности и информационным входам блока мультиплексирования, выходы которого подключены к первым информационным входам арифметико-логического блока, выходы которого соединены с информационными входами буферного регистра, выходы которого подключены к вторым информационным входам арифметико-логического блока и входам цифроаналогового преобразователя, выход которого является выходом дельта-кодека.

142757 2

52

Фиа. 2

fc (t)

x(t)

p (t)

m(t) г

s(t)

s(t) к(с) г(Е)

n(t)

v(t)

К.

„ПОИЛО

Фиг. Ю

1427572 Y(t) z(t), Ei(t () m,(t s(<)

q(<)

lfi(t

"i()

И фЦ8. jt

Составитель О.Ревинский

Техред М.Дидык

Корректор Л.Пилипенко

Редактор А.Огар

Тираж 929

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 4865/55

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4